2025年計(jì)算機(jī)的基本組成試題選擇題1.馮·諾依曼計(jì)算機(jī)中指令和數(shù)據(jù)均以二進(jìn)制形式存放在存儲器中，CPU區(qū)分它們的依據(jù)是（）A.指令操作碼的譯碼結(jié)果B.指令和數(shù)據(jù)的尋址方式C.指令周期的不同階段D.指令和數(shù)據(jù)所在的存儲單元答案：C。分析：在馮·諾依曼計(jì)算機(jī)中，CPU根據(jù)指令周期的不同階段來區(qū)分指令和數(shù)據(jù)。取指階段從存儲器中取出的是指令，執(zhí)行階段從存儲器中取出的是數(shù)據(jù)。2.下列關(guān)于計(jì)算機(jī)主頻的說法，正確的是（）A.主頻是指CPU在單位時間內(nèi)發(fā)出的脈沖數(shù)，主頻越高，運(yùn)算速度越快B.主頻是指計(jì)算機(jī)的時鐘頻率，它與計(jì)算機(jī)的運(yùn)算速度無關(guān)C.主頻是指計(jì)算機(jī)的外頻，外頻越高，計(jì)算機(jī)性能越好D.主頻是指計(jì)算機(jī)的倍頻，倍頻越高，計(jì)算機(jī)性能越好答案：A。分析：主頻即CPU的時鐘頻率，是CPU在單位時間內(nèi)發(fā)出的脈沖數(shù)，一般來說，主頻越高，CPU的運(yùn)算速度越快。外頻是系統(tǒng)總線的工作頻率，倍頻是CPU主頻與外頻之間的倍數(shù)關(guān)系，它們共同影響CPU性能，但不能簡單說外頻或倍頻高計(jì)算機(jī)性能就好。3.某計(jì)算機(jī)字長為32位，其存儲容量為16MB，若按字編址，它的尋址范圍是（）A.0～4MB.0～2MC.0～1MD.0～512K答案：B。分析：首先將存儲容量16MB換算成字節(jié)，1MB=2^20B，所以16MB=16×2^20B。字長為32位，即4字節(jié)。按字編址，尋址范圍=存儲容量（字節(jié)）/字長（字節(jié)）=16×2^20B/4B=2^22個地址，即0～2M。4.下列關(guān)于高速緩沖存儲器（Cache）的說法，錯誤的是（）A.Cache是位于CPU和主存之間的一種高速小容量存儲器B.Cache的存在提高了CPU訪問主存的平均速度C.Cache中的內(nèi)容是主存部分內(nèi)容的副本D.Cache的命中率與程序的局部性原理無關(guān)答案：D。分析：Cache是為了解決CPU和主存速度不匹配問題而設(shè)置的高速小容量存儲器，其中的內(nèi)容是主存部分內(nèi)容的副本。程序的局部性原理（時間局部性和空間局部性）使得Cache的命中率較高，從而提高了CPU訪問主存的平均速度，所以Cache的命中率與程序的局部性原理密切相關(guān)。5.某計(jì)算機(jī)的指令系統(tǒng)中共有100條不同的指令，采用固定長度指令格式，則指令的操作碼至少需要（）位。A.6B.7C.8D.9答案：B。分析：設(shè)操作碼位數(shù)為n，要表示100條不同的指令，則2^n≥100，滿足條件的最小n為7。填空題1.計(jì)算機(jī)硬件系統(tǒng)由運(yùn)算器、______、存儲器、輸入設(shè)備和輸出設(shè)備五大部分組成。答案：控制器。分析：這是馮·諾依曼計(jì)算機(jī)的基本組成結(jié)構(gòu)，運(yùn)算器和控制器通常合稱為CPU。2.存儲器按存儲介質(zhì)可分為半導(dǎo)體存儲器、______和磁表面存儲器。答案：磁芯存儲器。分析：常見的存儲器按存儲介質(zhì)分類主要有這三種，磁芯存儲器曾在計(jì)算機(jī)發(fā)展過程中使用過。3.指令系統(tǒng)中，操作數(shù)的尋址方式有立即尋址、直接尋址、間接尋址、______等。答案：寄存器尋址（答案不唯一，還可以是寄存器間接尋址、變址尋址、基址尋址等）。分析：這些都是常見的操作數(shù)尋址方式，不同的尋址方式有不同的特點(diǎn)和用途。4.計(jì)算機(jī)中常用的校驗(yàn)碼有奇偶校驗(yàn)碼、______和海明校驗(yàn)碼。答案：循環(huán)冗余校驗(yàn)碼（CRC）。分析：奇偶校驗(yàn)碼簡單但檢錯能力有限，循環(huán)冗余校驗(yàn)碼和海明校驗(yàn)碼能提供更強(qiáng)的檢錯和糾錯能力。5.總線按功能可分為數(shù)據(jù)總線、______和控制總線。答案：地址總線。分析：數(shù)據(jù)總線用于傳輸數(shù)據(jù)，地址總線用于指定存儲單元或I/O端口的地址，控制總線用于傳輸控制信號和狀態(tài)信號。簡答題1.簡述計(jì)算機(jī)的基本工作原理。計(jì)算機(jī)基于馮·諾依曼原理工作，其核心是存儲程序和程序控制。具體過程如下：首先，將程序和數(shù)據(jù)以二進(jìn)制形式存儲在存儲器中。然后，控制器從存儲器中取出指令，對指令進(jìn)行譯碼，識別指令的操作類型和操作數(shù)地址。接著，根據(jù)譯碼結(jié)果，控制器發(fā)出相應(yīng)的控制信號，指揮運(yùn)算器、存儲器等部件協(xié)同工作，完成指令規(guī)定的操作。操作完成后，控制器再取下一條指令，重復(fù)上述過程，直到程序執(zhí)行完畢。在整個過程中，數(shù)據(jù)在各部件之間流動，運(yùn)算器對數(shù)據(jù)進(jìn)行算術(shù)和邏輯運(yùn)算，存儲器負(fù)責(zé)數(shù)據(jù)和程序的存儲，輸入設(shè)備用于將外部數(shù)據(jù)和程序輸入到計(jì)算機(jī)中，輸出設(shè)備則將計(jì)算機(jī)的處理結(jié)果輸出。2.說明Cache的工作原理和作用。Cache的工作原理基于程序的局部性原理，包括時間局部性和空間局部性。時間局部性是指程序在一段時間內(nèi)會多次訪問同一個存儲單元；空間局部性是指程序在訪問一個存儲單元后，很快會訪問其相鄰的存儲單元。Cache位于CPU和主存之間，當(dāng)CPU要訪問主存中的數(shù)據(jù)時，首先檢查Cache中是否有該數(shù)據(jù)。如果有，即命中Cache，CPU直接從Cache中讀取數(shù)據(jù)，這大大縮短了訪問時間；如果沒有，即未命中Cache，CPU從主存中讀取數(shù)據(jù)，并將該數(shù)據(jù)所在的塊復(fù)制到Cache中，以便后續(xù)可能的再次訪問。Cache的作用主要是提高CPU訪問主存的平均速度，減少CPU等待數(shù)據(jù)的時間，從而提高整個計(jì)算機(jī)系統(tǒng)的性能。3.比較同步通信和異步通信的特點(diǎn)。同步通信和異步通信是總線通信的兩種方式，它們有以下特點(diǎn)：-同步通信：采用統(tǒng)一的時鐘信號來控制數(shù)據(jù)傳輸?shù)母鱾€環(huán)節(jié)。在同步通信中，所有部件的操作都在時鐘信號的同步下進(jìn)行，各部件之間的傳輸時間是固定的。其優(yōu)點(diǎn)是通信速度快，控制簡單，適用于各部件工作速度比較接近的系統(tǒng)；缺點(diǎn)是缺乏靈活性，當(dāng)總線上各部件速度差異較大時，會降低整個系統(tǒng)的效率。-異步通信：不采用統(tǒng)一的時鐘信號，而是通過應(yīng)答信號來協(xié)調(diào)數(shù)據(jù)傳輸。發(fā)送方在準(zhǔn)備好數(shù)據(jù)后發(fā)出請求信號，接收方在接收到請求信號并準(zhǔn)備好接收數(shù)據(jù)時發(fā)出應(yīng)答信號，發(fā)送方在收到應(yīng)答信號后才開始傳輸數(shù)據(jù)。異步通信的優(yōu)點(diǎn)是靈活性強(qiáng)，能適應(yīng)不同速度的部件之間的通信；缺點(diǎn)是通信效率相對較低，因?yàn)樾枰~外的時間來進(jìn)行請求和應(yīng)答。計(jì)算題1.已知某計(jì)算機(jī)的主存容量為64KB，Cache容量為1KB，塊長為16字節(jié)。采用直接映射方式，求主存地址各字段的位數(shù)。首先，計(jì)算相關(guān)參數(shù)：-主存容量為64KB=2^16B，所以主存地址為16位。-Cache容量為1KB=2^10B，塊長為16字節(jié)=2^4B，Cache中的塊數(shù)=Cache容量/塊長=2^10B/2^4B=2^6塊。-采用直接映射方式，主存地址分為三部分：標(biāo)記位、Cache塊號和塊內(nèi)地址。-塊內(nèi)地址位數(shù)：因?yàn)閴K長為16字節(jié)，2^4=16，所以塊內(nèi)地址位數(shù)為4位。-Cache塊號位數(shù)：Cache有2^6塊，所以Cache塊號位數(shù)為6位。-標(biāo)記位位數(shù)：主存地址位數(shù)-Cache塊號位數(shù)-塊內(nèi)地址位數(shù)=16-6-4=6位。綜上，主存地址中標(biāo)記位為6位，Cache塊號為6位，塊內(nèi)地址為4位。2.某計(jì)算機(jī)的指令系統(tǒng)采用定長指令字格式，指令字長為16位，操作碼位數(shù)為6位，地址碼為10位。若采用二地址指令，最多可定義多少條二地址指令？若采用一地址指令，且操作碼采用擴(kuò)展編碼方式，在二地址指令全部使用的情況下，最多可定義多少條一地址指令？-對于二地址指令：操作碼位數(shù)為6位，根據(jù)操作碼的編碼規(guī)則，最多可定義的二地址指令條數(shù)為2^6=64條。-對于一地址指令：二地址指令使用了6位操作碼的全部64種編碼。當(dāng)采用擴(kuò)展編碼方式時，二地址指令的操作碼用完后，可將操作碼擴(kuò)展到地址碼部分。一地址指令的操作碼由原來的6位加上二地址指令中的一個地址碼10位組成，共16位。但要除去二地址指令已使用的64種編碼，所以最多可定義的一地址指令條數(shù)為(2^16-64)=65536-64=65472條。設(shè)計(jì)題設(shè)計(jì)一個簡單的4位二進(jìn)制加法器，要求使用基本的邏輯門電路實(shí)現(xiàn)。4位二進(jìn)制加法器可以由多個1位全加器級聯(lián)而成。1位全加器有三個輸入：兩個加數(shù)A和B，以及來自低位的進(jìn)位Cin；有兩個輸出：和S和向高位的進(jìn)位Cout。其邏輯表達(dá)式為：S=A⊕B⊕Cin，Cout=AB+(A⊕B)Cin。要實(shí)現(xiàn)4位二進(jìn)制加法器，我們將4個1位全加器級聯(lián)起來。最低位全加器的Cin接地（表示無低位進(jìn)位），每個全加器的Cout連接到下一個高位全加器的Cin。輸入的兩個4位二進(jìn)制數(shù)A=A3A2A1A0和B=B3B2B1B0分別對應(yīng)連接到4個全加器的A和B輸入端。4個全加器的和輸出S=S3S2S1S0組成最終的4位和，最高位全加器的Cout作為最終的進(jìn)位輸出?？梢允褂卯惢蜷T、與門和或門來實(shí)現(xiàn)1位全加器的邏輯表達(dá)式，然后按照上述級聯(lián)方式連接，就可以得到4位二進(jìn)制加法器。具體的電路連接如下：-對于每個1位全加器：使用一個異或門計(jì)算A⊕B，再用另一個異或門將