EDA技術(shù)與應(yīng)用教程（Verilog HDL版）（第3版）課件 53Verilog時序邏輯建模- 2_第1頁
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文檔簡介

5.2寄存器和鎖存器的設(shè)計

寄存器和鎖存器是時序邏輯電路中最基本的存儲單元。本書中描述的鎖存器和寄存器，分別特指數(shù)字電路課程中介紹過的D鎖存器和邊沿觸發(fā)的D觸發(fā)器。

5.2.1寄存器設(shè)計實(shí)例【例5.1】利用VerilogHDL設(shè)計一個簡單寄存器。該寄存器在時鐘信號i_clk上升沿觸發(fā)，其數(shù)據(jù)輸入信號為i_din。//example_5_1:Asimpleregistermoduledff(inputi_clk,inputi_din,outputrego_dout);//在always語句的敏感列表@()中加入邊沿敏感的時鐘信號i_clkalways@(posedgei_clk)o_dout<=i_din;endmodule5.2寄存器和鎖存器的設(shè)計

寄存器和鎖存器是時序邏輯電路中最基本的存儲單元。本書中描述的鎖存器和寄存器，分別特指數(shù)字電路課程中介紹過的D鎖存器和邊沿觸發(fā)的D觸發(fā)器。

5.2.1寄存器設(shè)計實(shí)例【例5.1】利用VerilogHDL設(shè)計一個簡單寄存器。該寄存器在時鐘信號i_clk上升沿觸發(fā)，其數(shù)據(jù)輸入信號為i_din。//example_5_1:Asimpleregistermoduledff(inputi_clk,inputi_din,outputrego_dout);//在always語句的敏感列表@()中加入邊沿敏感的時鐘信號i_clkalways@(posedgei_clk)o_dout<=i_din;endmodule5.2寄存器和鎖存器的設(shè)計

圖5.2example5_1代碼所示電路5.2.2鎖存器設(shè)計實(shí)例【例5.3】用VerilogHDL描述一個簡單的鎖存器。該鎖存器在控制信號i_en為高電平時開啟，為低電平時鎖存當(dāng)前值。

//example_5_3:Asimplelatchmodulelatch(inputi_en,inputi_din,outputrego_dout);//敏感列表中沒有邊沿觸發(fā)的信號

5.2寄存器和鎖存器的設(shè)計

always@(i_dinori_en) if(i_en) o_dout<=i_din;//沒有與'if'

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