項(xiàng)目5——信號幅度測量顯示儀任務(wù)要求項(xiàng)目五高速信號發(fā)生器測量并使用數(shù)碼管顯示正弦波的最大值、最小值、峰峰值等參數(shù)參數(shù)指標(biāo)波形正弦波頻率10Hz~500KHz測量參數(shù)最大值、最小值、峰峰值幅值范圍-4V~4V精度0.1V顯示以V為單位，保留小數(shù)點(diǎn)后1位8位數(shù)碼管顯示例0000003.2或-000003.2任務(wù)要求任務(wù)回顧項(xiàng)目3、4任務(wù)回顧設(shè)計(jì)核心或設(shè)計(jì)切入點(diǎn)：計(jì)數(shù)器組織邏輯信號幅度測量系統(tǒng)5.1節(jié)幅度測量系統(tǒng)設(shè)計(jì)（只測量不顯示）項(xiàng)目1~4中FPGA均是構(gòu)造輸出信號；本章中FPGA主要是對輸入信號進(jìn)行處理。5.2節(jié)SignalTap輔助分析電路(1種排除設(shè)計(jì)的測試手段)5.1節(jié)的處理的數(shù)據(jù)來自.vt虛構(gòu)的數(shù)據(jù)，是基于仿真層面的驗(yàn)證，實(shí)際中還須觀察ADC采集值是否正常，例如

圖示凹陷；SignalTap這種FPGA免費(fèi)的內(nèi)嵌式測試儀可以以波形方式觀看ADC采集值。5.3節(jié)動態(tài)數(shù)碼管驅(qū)動電路(FPGA設(shè)計(jì)的進(jìn)階)1）數(shù)碼管驅(qū)動電路-是一個(gè)以計(jì)數(shù)器為核心進(jìn)階應(yīng)用。2）數(shù)碼管驅(qū)動電路作為之后章節(jié)顯示環(huán)節(jié)的必備電路。項(xiàng)目5組織邏輯幅度測量電路5.1幅度測量系統(tǒng)（設(shè)計(jì)與仿真）5.2SignalTap輔助分析幅度測量電路動態(tài)數(shù)碼管驅(qū)動電路組織邏輯5.3.3大四加三優(yōu)化動態(tài)數(shù)碼管驅(qū)動電路*（強(qiáng)調(diào)應(yīng)用，弱化設(shè)計(jì)原理）5.3.1數(shù)碼管顯示分析、電路設(shè)計(jì)5.3.2Sources&Probes測試數(shù)碼管5.3.3幅度測量顯示電路組織邏輯本章重點(diǎn)幅值測量電路中的“最值檢測”篩選和保存；SignalTap工具；數(shù)碼管驅(qū)動電路。謝謝大家！5.1幅值測量電路設(shè)計(jì)信號幅值測量設(shè)計(jì)要求任務(wù)要求參數(shù)指標(biāo)波形正弦波頻率10Hz~500KHz測量參數(shù)最大值、最小值、峰峰值幅值范圍-4V~4V精度100mV測量結(jié)果-5V~5V用0~100代替，例：3.2V用(3.2+5)×10=82代替5.3節(jié)顯示時(shí)1）除以10用強(qiáng)制拼接小數(shù)點(diǎn)解決2）再做減法還原數(shù)值5.1幅值測量電路設(shè)計(jì)5.1章節(jié)安排1、ADC器件及相關(guān)參數(shù)；2、幅值測量數(shù)學(xué)誤差分析；

1）測量誤差分析（和ADC有關(guān)）

2）ADC器件選型及延時(shí)分析；3、幅值測量電路設(shè)計(jì)思路；4、幅值測量電路設(shè)計(jì)與仿真；1-ADC器件及相關(guān)參數(shù)幅值測量設(shè)計(jì)關(guān)鍵突破點(diǎn)-ADC

信號幅值的測量是信號處理領(lǐng)域中一個(gè)重要的應(yīng)用，在現(xiàn)實(shí)世界中，大多信號都是模擬量，例如電壓、電流、溫度、濕度、壓力、聲音等信號，而FPGA只能處理數(shù)字量，因此需要將一種能將模擬量轉(zhuǎn)換為數(shù)字量器件——模數(shù)轉(zhuǎn)換器ADC（Analog-to-digitalconverter）。

ADC作為模擬信號和FPGA的橋梁，也是現(xiàn)代微電子數(shù)字通訊系統(tǒng)、測量系統(tǒng)等中必不可少的模塊。ADC和DAC是一個(gè)功能相反的器件。（1）ADC模型1-ADC器件及相關(guān)參數(shù)

一種理想的3位電壓型線性ADC模塊，其輸入的模擬信號值和輸出二進(jìn)制值的關(guān)系如左圖，圖示的ADC假想可以對輸入0~5V的電壓值進(jìn)行線性轉(zhuǎn)換，對應(yīng)輸出二進(jìn)制的值為000~111共8種值。（2）ADC與DAC對比點(diǎn)

?

段點(diǎn)

?

點(diǎn)1-ADC器件及相關(guān)參數(shù)

DAC的輸入輸出是“點(diǎn)對點(diǎn)”，而ADC是“段對點(diǎn)”，這就涉及到一個(gè)量化誤差問題，量化問題稍后詳細(xì)討論。（3）ADC芯片通用端口及ADC模塊1-ADC器件及相關(guān)參數(shù)ADC器件的常見端口：

待測模擬信號輸入端口和數(shù)字轉(zhuǎn)換結(jié)果輸出端口是必須的

往往還有參考電壓端口、幅度溢出標(biāo)志位端口，以及使能等數(shù)字端口等

（4）ADC器件參數(shù)-分辨率1-ADC器件及相關(guān)參數(shù)分辨率指ADC所能分辨模擬輸入信號的最小變化量。設(shè)ADC位數(shù)N為3位，滿量程電壓為FSR，則分辨率定義為：圖示為例，其分辨率為A/D轉(zhuǎn)換器的精度是指有實(shí)際輸出數(shù)字量對應(yīng)的理論模擬輸入電壓與實(shí)際模擬輸入電壓之差，它包含有量化誤差、偏移誤差、非線性誤差、滿刻度誤差等。一般意義上的精度特指的量化誤差，理想情況下，誤差是分辨率的一半。

（5）ADC器件參數(shù)-精度圖示為例，其精度為

1-ADC器件及相關(guān)參數(shù)

（6）ADC器件參數(shù)-轉(zhuǎn)換速度

1-ADC器件及相關(guān)參數(shù)

轉(zhuǎn)換速度指ADC每秒將輸入的模擬信號轉(zhuǎn)換成數(shù)字信號的次數(shù)，其單位為Ksps或Msps（kilo/MillionSamplesperSecond）。

按照轉(zhuǎn)換速度可以將ADC分為:●超高速（轉(zhuǎn)換時(shí)間<330ns）;●高速（轉(zhuǎn)換時(shí)間<20μs）;●中速（轉(zhuǎn)換時(shí)間20-300μs）；●低速（轉(zhuǎn)換時(shí)間>300μs)；等種類。常用的模數(shù)轉(zhuǎn)換器模塊根據(jù)數(shù)字端口分為并行和串行，根據(jù)是否有時(shí)鐘信號又分為同步和異步。

對于測量速度要求比較高的場合，一般選擇并行ADC。例如聲音信號、通信等。對于精度要求極高，速率不做特別要求的場合一般選擇串行ADC。例如熱電偶、心電信號測量。

（7）ADC分類

位數(shù)典型產(chǎn)品最高速率通道并行/串行時(shí)鐘接口?說明8PCF8591

4串行I2C內(nèi)含4路ADC和和1路DAC，IIC通信協(xié)議，通信速率取決于IIC協(xié)議的速率8AD928032Msps1并行有德州儀器知名型號83PA928032Msps1并行有國產(chǎn)、代替AD9280、性能優(yōu)異8ADC0832

2串行有教科書中常見，適合進(jìn)行ADC原理性學(xué)習(xí)，性能差。103PA103050Msps1并行有對標(biāo)德州儀器知名型號ADS825E，性能優(yōu)異12AD922665Msps1并行有速度高、精度準(zhǔn)、價(jià)格高16AD7606200Ksps8可選有8通道，16位，精度高，適合采集直流信號、價(jià)格高24ADS125630Ksps8串行SPI8通道或4差分通道，SPI協(xié)議，精度超高，參數(shù)可配置1-ADC器件及相關(guān)參數(shù)

（1）測量誤差分析-量化誤差2-測量數(shù)學(xué)誤差分析以輸入范圍為-5V~5V的8位ADC為例。分辨率為10000mV/28，值約為40mV。ADC量化誤差為分辨率的一半，值為-20mV~20mV。量化誤差可以通過選擇更高位數(shù)的ADC器件來解決。

但應(yīng)注意ADC器件的量程范圍，必要時(shí)可通過以運(yùn)算放大器為核心的放大電路、加減法電路來進(jìn)行前級調(diào)理。

高精度ADC硬件成本更高，占用端口更多。

（1）測量誤差分析-采樣誤差

2-測量數(shù)學(xué)誤差分析若以32MHz采樣率對1MHz正弦波信號進(jìn)行采集，

對應(yīng)0~2π共32采樣點(diǎn)，采樣點(diǎn)相位間隔為:采樣時(shí)最壞情況：

如下圖所示，某兩個(gè)采樣點(diǎn)（紅色所示）恰位于最值兩側(cè)，采樣最大值為:

誤差小于0.5%。由于采樣率不足引起的，稱之為采樣誤差。后文將32MHz對500KHz采樣稱為64倍頻采樣

對頻率為X的正弦波信號，若ADC模塊采樣率為X*N，，對應(yīng)每個(gè)正弦波周期N個(gè)采樣點(diǎn)，采樣點(diǎn)相位間隔為

。采樣最大值為

（1）測量誤差分析-采樣誤差

相對采樣率N8163264128256峰值/谷值/峰峰值采樣誤差絕對值最大值百分比7.61%1.92%0.48%0.12%0.03%0.01%不同相對采樣率下采樣誤差理論值2-測量數(shù)學(xué)誤差分析最壞情況下，最大誤差

=采樣誤差

+量化誤差

（1）測量誤差分析-采樣誤差與量化誤差

2-測量數(shù)學(xué)誤差分析（1）測量誤差分析-采樣誤差與量化誤差

不同相對采樣率、不同位數(shù)ADC的測量總誤差絕對值2-測量數(shù)學(xué)誤差分析正弦波幅值-4V~4V，ADC輸入幅值范圍-5V~5V相對采樣率fs/f8位ADC

10位ADC峰值/谷值/峰峰值峰值/谷值/峰峰值采樣誤差量化誤差總誤差采樣誤差量化誤差總誤差百分率電壓值（mV）電壓值（mV）電壓值（mV）百分率電壓值（mV）電壓值（mV）電壓值（mV）87.61%608.8最大值量化誤差+最小值量化誤差20×2=40648.87.61%608.8最大值量化誤差+最小值量化誤差5×2=10618.8161.92%153.6193.61.92%153.6163.6320.48%38.478.40.48%38.448.4640.12%9.649.60.12%9.619.61280.03%2.442.40.03%2.412.42560.01%0.840.80.01%0.810.851200400010102400400010峰峰值的量化誤差電壓值=峰值量化誤差電壓值+谷值量化誤差電壓值；采樣誤差是一種比例，峰峰值和峰值或谷值的比例相等。（2）器件選型及延時(shí)分析-器件選型

位數(shù)典型產(chǎn)品最高速率通道并行/串行8PCF8591

4串行8AD928032Msps1并行83PA928032Msps1并行8ADC0832

2串行103PA103050Msps1并行12AD922665Msps1并行16AD7606200Ksps8可選24ADS125630Ksps8串行2-測量數(shù)學(xué)誤差分析本章要求：測量正弦波的最大頻率為500KHz，精度100mV，以0.1V為單位顯示。1）以0.1V為單位顯示，有50mV顯示誤差。2）則測量誤差應(yīng)<50mV。（測量誤差=采樣誤差+量化誤差

）2）ADC選型：選擇8位ADC模塊;

輸入幅值范圍-5V~5V;

最高工作頻率500KHz*64=32MHz相對采樣率fs/f8位ADC峰值/谷值/峰峰值采樣誤差量化誤差總誤差百分率電壓值（mV）電壓值（mV）電壓值（mV）161.92%153.620×2=40193.6320.48%38.478.4640.12%9.649.61280.03%2.442.42560.01%0.840.8

（2）器件選型及延時(shí)分析-器件選型2-測量數(shù)學(xué)誤差分析選取的某款以3PA9280芯片為核心的ADC模塊結(jié)構(gòu)示意圖輸入輸出數(shù)學(xué)模型。

（2）器件選型及延時(shí)分析-延時(shí)分析參數(shù)極限值總結(jié)時(shí)鐘高電平時(shí)間tCH14.7ns時(shí)鐘周期不小于29.4ns，占空比50%綜合考慮，時(shí)鐘頻率滿足32MHz，占空比50%即可時(shí)鐘低電平時(shí)間tCL14.7ns最高工作速率fC32MHz時(shí)鐘時(shí)間不小于31.25ns時(shí)鐘周期tC31.25nstc是fC的倒數(shù)，應(yīng)注意tc大于2倍的14.7nsADC數(shù)字輸出延時(shí)tOD25nsADC數(shù)字轉(zhuǎn)換結(jié)果相對時(shí)鐘上升沿的延時(shí)2-測量數(shù)學(xué)誤差分析ADC芯片延時(shí)=25ns：可將3PA9280等效成一個(gè)D觸發(fā)器，該觸發(fā)器輸出延時(shí)為25ns；輸入的時(shí)鐘高電平、低電平、周期分別為14.7、14.7、31.25ns。

（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析T1：時(shí)鐘從FPGAPLLIP或分頻器的觸發(fā)器——>FPGA引腳ns級別，不妨認(rèn)為約5ns

（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析T2：時(shí)鐘FPGA引腳經(jīng)由PCB走線——>ADC端口的延時(shí)PCB延時(shí)經(jīng)驗(yàn)值為600mil/ns，1mm=39.37mil；也就是說PCB線長15.2mm會引起1ns的延時(shí)，假定FPGA芯片和ADC芯片相隔50mm，因此PCB引起的信號延時(shí)約合3ns。

（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析T3：3PA9280芯片數(shù)據(jù)（數(shù)字轉(zhuǎn)換結(jié)果）相對時(shí)鐘延時(shí)芯片數(shù)據(jù)手冊查詢?yōu)?5ns

（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析T4：數(shù)據(jù)從ADC端口——>FPGA引腳延時(shí)與T2相等，均是PCB延時(shí)，值相等，約合3ns。（PCB線長15.2mm會引起1ns的延時(shí)，假定FPGA芯片和ADC芯片相隔50mm）

（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析T5：數(shù)據(jù)從FPGA端口達(dá)到內(nèi)部電路的延時(shí)T5是FPGA引腳到內(nèi)部電的延時(shí)，也就是FPGA的inputdelaytime，一般約為5ns，具體值可以由后期時(shí)序仿真獲得。如果T1~T5合計(jì)恰好等于1/32MHz，即31.25ns，則所有打入FPGA內(nèi)部觸發(fā)器的值都不滿足觸發(fā)器的建立時(shí)間或保持時(shí)間，則采集的數(shù)據(jù)全部出錯(cuò)。（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析T1~T5：預(yù)估5ns、3ns、25ns、3ns、5ns，合計(jì)41ns＞31.25ns（1/32MHz，即31.25ns）

，不會出現(xiàn)建立、保持時(shí)間不滿足。（2）器件選型及延時(shí)分析-延時(shí)分析從FPGA輸出的第1個(gè)時(shí)鐘上升沿算起，信號在第幾個(gè)時(shí)鐘才能被打出FPGA內(nèi)部的寄存器？2-測量數(shù)學(xué)誤差分析T1~T5：預(yù)估5ns、3ns、25ns、3ns、5ns，合計(jì)41ns＞31.25ns（1/32MHz，即31.25ns）

，不會出現(xiàn)建立、保持時(shí)間不滿足。（2）器件選型及延時(shí)分析-延時(shí)分析2-測量數(shù)學(xué)誤差分析時(shí)鐘頻率降低，會出現(xiàn)時(shí)序風(fēng)險(xiǎn)嗎？（1）電路框架-思考1）待測正弦波頻率為500KHz，需要測量多久？2）待測正弦波頻率為10Hz，需要測量多久？4）測量正弦波最大值思路？答：2us答：100ms答：和本地暫存值比較5）正弦波VPP降低怎么辦？答：本地暫存最值定時(shí)復(fù)位3-幅值測量電路設(shè)計(jì)思路3）待測正弦波頻率為10Hz~500KHz，需要測量多久？答：100ms（1）電路框架-初設(shè)與完善缺陷：測量結(jié)果每100ms更新，送至數(shù)碼管會導(dǎo)致數(shù)碼管每秒更新10次。

直觀感受是刷新太快晃眼。3-幅值測量電路設(shè)計(jì)思路時(shí)鐘：取正弦波最大頻率500KHz的64倍頻=值32MHz，恰好是3PA9280最高工作速率回想萬用表等測量儀器屏幕顯示數(shù)值，一般200~300ms更新一次能保證刷新的實(shí)時(shí)性，直觀感受儀器靈敏；數(shù)值更新速率合適，視覺效果佳。最大值檢測時(shí)序規(guī)劃（2）電路時(shí)序-最大值檢測3-幅值測量電路設(shè)計(jì)思路信號名稱位寬功能描述賦值條件AD_MaxTemp_r8每個(gè)0~MAX，ADC的最大值暫存值if：當(dāng)cnt_xms_r==MAX，

AD_MaxTemp_r<=0；else：若當(dāng)前ADC值大于（小于）自身則更新自己，反之保持不變。AD_Max_r8每個(gè)0~MAXADC的最大值if：當(dāng)cnt_xms_r==MAX

AD_Max_r<=AD_MaxTemp_r否則：

AD_Max_r<=AD_Max_rVMax_o7電壓值（0~100代表0~10.0V）如果：當(dāng)cnt_xms_r==0將AD_Max_r換算成電壓傳VMax_o否則：

VMax_o自身保持不變最值（最大值、最小值、峰峰值）檢測時(shí)序規(guī)劃（2）電路時(shí)序3-幅值測量電路設(shè)計(jì)思路信號名稱位寬功能描述賦值條件AD_MaxTemp_rAD_MinTemp_r8每個(gè)0~MAX，ADC的最大值暫存最小值暫存if（cnt_xms_r==MAX）則清零/置全1；else：若當(dāng)前ADC值大于（小于）自身則更新自己，反之保持不變。AD_Max_rAD_Min_rAD_PP_r8每個(gè)0~MAX，ADC的最大值最小值峰峰值if（cnt_xms_r==MAX）

AD_Max_r<=AD_MaxTemp_r

AD_Min_r<=AD_MinTemp_r

AD_PP_r<=AD_MaxTemp_r-AD_MinTemp_relse：前三者保持不變VMax_oVMin_oVPP_o7電壓值（0~100代表0~10.0V）if：當(dāng)cnt_xms_r==0

將AD_Max_r、AD_Min_r、AD_PP_r換算成電壓傳給VMax_o、VMin_o、VPP_oelse：后三者保持不變data_valid_o1電壓更新標(biāo)志和VMax_o、VMin_o、VPP_o同步更新。即cnt_xms_r==0時(shí)為1，其余為0測量周期：應(yīng)介于200~300ms，既不會因顯示更新太快晃眼，也不會顯得系統(tǒng)反應(yīng)遲鈍。時(shí)鐘周期：1/(32MHz)；計(jì)數(shù)范圍：200~300ms/(1/32MHz)=0.25~0.3*32M=6.4M~9.6M=0110_0001_1010_1000_0000_0000~1001_0010_0111_1100_0000_0000

取最接近的全1二進(jìn)制值111_1111_1111_1111_1111_1111，

合計(jì)262.144ms計(jì)數(shù)器

：23位自溢計(jì)數(shù)器。（4）電路關(guān)鍵參數(shù)-計(jì)數(shù)器位寬3-幅值測量電路設(shè)計(jì)思路測量結(jié)果計(jì)算最大值、最小值、峰峰值合稱最值，記為Vm。本節(jié)任務(wù)要求，Vm測量精度0.1V。記FPGA測量Vm對應(yīng)的值為AD，由AD計(jì)算的幅值為：1）取余對256=2N=28取商，可用“>>8”位代替。優(yōu)點(diǎn)：“>>”代替“/”，大大節(jié)省FPGA邏輯資源；提高電路最高速度上限。2）四舍五入處理不考慮小數(shù)，F(xiàn)PGA取商運(yùn)算一般用取商“/”，取商會舍棄余數(shù)，余數(shù)最多255，接近100mV。假設(shè)AD×100為是10位寬，列舉值XX_0000_0000~XX_0111_1111,低8位<128（或<50mV），應(yīng)四舍舍棄，故直接取商XX_1000_0000~XX_1111_1111,低8位≥128（或≥50mV），應(yīng)五入進(jìn)1，故取商后再+1（4）電路關(guān)鍵參數(shù)-測量結(jié)果計(jì)算3-幅值測量電路設(shè)計(jì)思路操作演示4-幅值測量電路設(shè)計(jì)與仿真操作演示電路總結(jié)4-幅值測量電路設(shè)計(jì)與仿真謝謝大家！項(xiàng)目5內(nèi)容安排5.1幅值測量電路的設(shè)計(jì)（與仿真）5.2SignalTap測試幅值測量電路5.3幅值測量電路顯示5.2SignalTap輔助分析電路5.2SignalTap輔助分析電路SignalTap輔助分析信號幅值測量電路設(shè)計(jì)要求使用SignalTap工具觀測ADC實(shí)際采樣值；峰值、谷值、峰峰值測量結(jié)果，以及計(jì)數(shù)器等內(nèi)部信號；并根據(jù)測量結(jié)果對ADC進(jìn)行軟件校準(zhǔn)。任務(wù)要求5.2SignalTap輔助分析電路內(nèi)容安排1、SignalTap簡介； 1）驗(yàn)證工具選擇。 2）SignalTap原理。2、SignalTap使用前瞻（SignalTap使用步驟概述）；3、SignalTap操作演示；4、幅值測量電路參數(shù)校準(zhǔn)1-SignalTap簡介仿真可以仿真電路端口、內(nèi)部絕大部分信號，且有ps級別的時(shí)序圖。幅值測量電路小節(jié)中.vt文件中的正弦信號是一種假想的時(shí)序，其難以完全無誤的模仿出FPGA芯片外部ADC模塊電路及PCB走線的準(zhǔn)確時(shí)序。為解決以上問題，應(yīng)再進(jìn)行測試，以彌補(bǔ)仿真的不足。

（1）驗(yàn)證工具選擇-（1/4）仿真通道數(shù)量有限，常見的是雙通道示波器。不能測試FPGA內(nèi)部的信號。例如ADC采集值打入FPGA內(nèi)部寄存器是否恰巧處于建立時(shí)間和保持時(shí)間之間，進(jìn)而因觸發(fā)器亞穩(wěn)態(tài)而導(dǎo)致數(shù)據(jù)出錯(cuò)。示波器更適合分析模擬信號。（1）驗(yàn)證工具選擇-（2/4）示波器1-SignalTap簡介適合測試數(shù)字矢量信號，通道足。只能測試FPGA芯片端口及外部信號，不能測試FPGA內(nèi)部信號。

必要時(shí)可以用引腳引出FPGA內(nèi)部信號，但并不能準(zhǔn)確反映FPGA內(nèi)部時(shí)序。需要單獨(dú)購買。（1）驗(yàn)證工具選擇-（3/4）邏輯分析儀設(shè)備1-SignalTap簡介適合測試數(shù)字矢量信號，通道足。免費(fèi)。消耗的是FPGA內(nèi)部的邏輯資源和存儲器資源，普通下載器即可實(shí)現(xiàn)計(jì)算機(jī)與FPGA連接。只能測試FPGA芯片端口和內(nèi)部信號，不能測試FPGA外部信號。

必要時(shí)可以將FPGA外部信號通過導(dǎo)線接入FPGA引腳測試。（1）驗(yàn)證工具選擇-（4/4）Quartus自帶SignalTap工具1-SignalTap簡介邏輯分析儀功能與原理了解邏輯分析儀原理，有助于理解SignalTap的原理。邏輯分析儀軟件設(shè)置閾值電壓、采樣時(shí)鐘頻率、采樣深度；同時(shí)可觀看采集波形。（2）SignalTap原理1-SignalTap簡介SignalTap功能與原理1、SignalTap是什么？●SignalTap邏輯分析器是由Altera公司開發(fā)的一個(gè)在線、片內(nèi)信號分析的工具;●SignalTap與邏輯分析儀功能類似，用來輔助開發(fā)者設(shè)計(jì)、驗(yàn)證電路，常用于解決仿真無法解決的問題。●SignalTap是系統(tǒng)級調(diào)試工具，可以實(shí)時(shí)捕獲、顯示信號。●設(shè)計(jì)者可以在Quartus軟件中配置需捕獲的信號、開始捕獲信號的時(shí)間(或觸發(fā)條件)以及捕獲數(shù)據(jù)量;●可以將數(shù)據(jù)從器件的存儲器塊通過JTAG端口上傳至Quartus的SignalTap上位機(jī)對話框直接觀測?！駟蝹€(gè)FPGA器件支持多達(dá)1024個(gè)通道和128K數(shù)據(jù)緩存量。2、SignalTap包含兩個(gè)內(nèi)容。1）通過界面配置而生成的可以直接下載到FPGA內(nèi)部的“SignalTap電路”；2）Quartus軟件中集成的“SignalTap上位機(jī)對話框”。(2)SignalTap原理1-SignalTap簡介SignalTap功能與原理SignalTap是Quartus軟件中內(nèi)嵌的一個(gè)常用工具，通過相關(guān)設(shè)置可以實(shí)時(shí)觀看FPGA端口和內(nèi)部信號，以確保系統(tǒng)的設(shè)計(jì)規(guī)范性和完整性類似外部邏輯分析儀，SignalTap也包含采集、緩存、傳輸三部分電路，其利用FPGA內(nèi)部的邏輯單元以及RAM資源實(shí)時(shí)地采集、緩存，并利用FPGA的下載器（如USBBlaster）完成信號的上傳。(2)SignalTap原理1-SignalTap簡介1、SignalTap和Modelsim的區(qū)別？前者是測試范疇，后者是仿真范疇。2、SignalTap和邏輯分析儀設(shè)備的區(qū)別？前者是利用FPGA內(nèi)部資源構(gòu)建的等效的邏輯分析儀，后者是獨(dú)立的設(shè)備；前者只能測試FPGA端口和內(nèi)部信號，后者只能測試FPGA端口和外部信號。前者免費(fèi)，后者需要一定的硬件費(fèi)用。（2）SignalTap原理1-SignalTap簡介SignalTap使用的是FPGA內(nèi)部的資源，其深度、采樣時(shí)鐘等均可以配置，因此其等效成一個(gè)IP核電路，故而應(yīng)參與編譯。其應(yīng)與原始電路進(jìn)行相關(guān)連接，故而應(yīng)先完整設(shè)計(jì)原始電路。使用SignalTap的一般流程是1）：設(shè)計(jì)人員對原始電路完成設(shè)計(jì)、仿真、編譯；2）：新建SignalTap對話框并完成配置得到配置.stp（文件/電路）；3）：將.stp（文件/電路）添加到工程中進(jìn)行重新編譯（系統(tǒng)會提示）；4）：通過SignalTap對話框下載（包含.stp的）電路到FPGA；5）：在SignalTap對話框中控制（FPGA內(nèi)部的.stp的電路）、觀測被測信號的波形；6）：若待觀測信號功能正常，將邏輯分析儀從工程中移除、重新編譯、下載，以減少FPGA的資源消耗。反之，根據(jù)觀測結(jié)果定位設(shè)計(jì)缺陷，并返回第一步對電路進(jìn)行重新設(shè)計(jì)。（1）SignalTap使用步驟2-SignalTap使用前瞻（2）測試電路例化2-SignalTap使用前瞻●而data_AD_i是端口信號，端口信號正常不意味著傳輸至內(nèi)部寄存器后是正常的。5.1節(jié)“最值測量模塊”中的第一級電路并非觸發(fā)器，而是比較器、選擇器等電路。●SignalTap容易添加并觀測端口信號、觸發(fā)器信號。wire型等信號容易被編譯優(yōu)化。SignalTap應(yīng)該添加哪個(gè)ADC信號？（2）測試電路例化2-SignalTap使用前瞻解決思路：端口信號data_AD_i在FPGA內(nèi)部先經(jīng)過觸發(fā)器data_AD_r[7:0]緩存。改進(jìn)實(shí)施：在頂層代碼中添加操作步驟：1、幅值測量電路例化；2、SignalTap配置；3、測試；4、根據(jù)測試結(jié)果修改電路。3-SignalTap操作演示操作演示(3)SignalTap操作演示3-SignalTap操作演示SignalTap窗口總結(jié)3-SignalTap操作演示兩個(gè)層級的觸發(fā)條件第1層級（基本觸發(fā)條件）：單個(gè)信號的觸發(fā)條件。第2層級（高級觸發(fā)條件）：多個(gè)信號觸發(fā)條件的邏輯關(guān)系，或更復(fù)雜的觸發(fā)條件?？偨Y(jié)3-SignalTap操作演示兩個(gè)層級的觸發(fā)條件第1層級（基本觸發(fā)條件）：單個(gè)信號的觸發(fā)條件。總結(jié)觸發(fā)信號參數(shù)或選項(xiàng)描述基本觸發(fā)條件選項(xiàng)位寬永久/不關(guān)心1/N是無論信號為何值均觸發(fā)采集，是默認(rèn)選項(xiàng)高電平/低電平1/N其含義是一旦采樣時(shí)鐘上升沿時(shí)采集到該信號為1（或0），則滿足基本觸發(fā)條件；上升沿/下降沿/雙邊沿1其含義是一旦采樣時(shí)鐘上升沿時(shí)采集到該信號當(dāng)前值為1且上次值為0，代表上升沿，則滿足基本觸發(fā)條件；下降沿同理；雙邊沿是上升沿或下降沿值對比（判斷是否等于）

1無意義N對象：主要針對矢量信號觸發(fā)條件；描述：當(dāng)該信號值等于設(shè)置的對比值時(shí)，則滿足基本觸發(fā)條件。操作：選擇圖5-25所示的InsertValue選項(xiàng)，在彈出的如圖5-26對話框中設(shè)置對比值以及對比值顯示格式（十進(jìn)制、十六進(jìn)制等）。值比較判斷是否>、≥、＜、≤、==

1無意義N對象：主要針對矢量信號觸發(fā)條件；描述：當(dāng)該信號值和“設(shè)置的對比值”滿足設(shè)置的比較（大于、大于等于、等于、小于等于、等于）條件，或者滿足設(shè)置的值區(qū)間時(shí)，則滿足基本觸發(fā)條件。操作：只有當(dāng)高級觸發(fā)條件邏輯關(guān)系Triggercondition被設(shè)置為Comparison時(shí)才能激活值比較觸發(fā)條件（Compare...）。有singleValuecomparison（大于、大于等于、等于、小于等于、等于）選項(xiàng)和Intervalcheck（值區(qū)間）選項(xiàng)。3-SignalTap操作演示兩個(gè)層級的觸發(fā)條件第2層級（高級觸發(fā)條件）：多信號的觸發(fā)條件的邏輯關(guān)系，或更復(fù)雜的設(shè)置?？偨Y(jié)舉例：cnt_xms_r為值對比觸發(fā)條件（7FFFF0），data_AD_i值對比觸發(fā)條件（FF）信號觸發(fā)條件邏輯運(yùn)算描述BasicAND基本觸發(fā)條件的邏輯與。舉例：只有cnt_xms_r為7FFFF0,且data_AD_i為FF時(shí)觸發(fā)采集BasicOR基本觸發(fā)條件的邏輯或。舉例：只要cnt_xms_r為7FFFF0,或data_AD_i為FF時(shí)觸發(fā)采集Comparison描述：該模式下可以激活下拉菜單中的值比較觸發(fā)條件（Compare...），以便為信號設(shè)置比較（大于、大于等于、等于、小于等于、等于）條件，甚至值區(qū)間。Advanced如果觸發(fā)類型選擇Advanced，則設(shè)計(jì)者必須為邏輯分析儀建立觸發(fā)條件表達(dá)式。在SignalTap窗口中，使用高級觸發(fā)條件編輯器(AdvancedTriggerConditionEditor)，用戶可以在簡單的圖形界面中建立非常復(fù)雜的觸發(fā)條件。設(shè)計(jì)者只需要將運(yùn)算符拖動到觸發(fā)條件編輯器窗口中，即可建立復(fù)雜的觸發(fā)條件。Advanced模式常用于復(fù)雜的觸發(fā)設(shè)置。4-幅值測量電路參數(shù)校準(zhǔn)ADC器件的非理想性1）量程誤差（主要）如ADC芯片外調(diào)理電路的放大倍數(shù)不精準(zhǔn)；如ADC芯片的參考電壓不精準(zhǔn)。2）中值偏差（主要）

如ADC芯片外雙電源調(diào)理電路不對稱。

如ADC芯片外部加減法調(diào)理電路不精準(zhǔn)。

如ADC芯片的參考電壓不精準(zhǔn)。3）非線性（次要）

●主要是ADC外部放大調(diào)理電路線性度有偏移。

●ADC芯片自身線性有偏移。總結(jié)3謝謝大家！項(xiàng)目5內(nèi)容安排5.1幅值測量電路的設(shè)計(jì)（與仿真）5.2SignalTap測試幅值測量電路5.3幅值測量電路顯示5.3.1、動態(tài)數(shù)碼管驅(qū)動電路設(shè)計(jì)（原理性學(xué)習(xí)）5.3.2、Sources&Probes測試動態(tài)數(shù)碼管；5.3.3、大四加三算法優(yōu)化動態(tài)數(shù)碼管驅(qū)動電路（項(xiàng)目實(shí)用）&幅值測量顯示電路。5信號幅度測量顯示儀5.3.1數(shù)碼管驅(qū)動電路設(shè)計(jì)與驗(yàn)證任務(wù)要求動態(tài)數(shù)碼管驅(qū)動電路設(shè)計(jì)要求

完成6位動態(tài)數(shù)碼管的驅(qū)動電路設(shè)計(jì)；

●數(shù)據(jù)顯示范圍000000~999999；

●可顯示小數(shù)點(diǎn)符號“.”；

●可顯示負(fù)號符號“-”。

●整體電路有使能端，可控制顯示開啟或關(guān)閉（全滅）。

●復(fù)位時(shí)數(shù)碼管全亮”8.8.8.8.8.8.”，以完成硬件自檢。內(nèi)容安排1、動態(tài)數(shù)碼管掃描原理單個(gè)數(shù)碼管內(nèi)部結(jié)構(gòu)；單個(gè)數(shù)碼管外圍功率驅(qū)動電路；多位數(shù)碼管外圍功率驅(qū)動電路，及掃描原理。2、動態(tài)數(shù)碼管主體（數(shù)值）顯示功能電路設(shè)計(jì)分析；初步設(shè)計(jì)（競爭冒險(xiǎn)顯示混亂）；改進(jìn)設(shè)計(jì)（消影）。

3、動態(tài)數(shù)碼管完整顯示功能（負(fù)號、小數(shù)點(diǎn)）電路設(shè)計(jì)分析；4、動態(tài)數(shù)碼管完整顯示功能（負(fù)號、小數(shù)點(diǎn)）電路設(shè)計(jì)、仿真操作演示；5.3.1數(shù)碼管驅(qū)動電路設(shè)計(jì)與驗(yàn)證1、動態(tài)數(shù)碼管掃描原理數(shù)碼管是一種亮度足、性價(jià)比高、簡易的顯示器件。為了降低設(shè)計(jì)的難度，本節(jié)采取自底向上的設(shè)計(jì)方法，先完成數(shù)字主體部分的顯示設(shè)計(jì)。然后在此基礎(chǔ)上再增加“小數(shù)”、“正負(fù)符號”、“使能”、“復(fù)位自檢”等顯示功能。因不同電路的系統(tǒng)時(shí)鐘頻率要求不同，例如項(xiàng)目4、6、7系統(tǒng)的主頻分別為125MHz、200MHz、25.175MHz。一個(gè)系統(tǒng)多個(gè)時(shí)鐘，容易造成系統(tǒng)的亞穩(wěn)態(tài)。因此，希望設(shè)計(jì)一種邏輯資源占用少、時(shí)鐘頻率范圍廣（最高時(shí)鐘速率高）、便于移植（端口規(guī)范）的數(shù)碼管驅(qū)動電路。數(shù)碼管驅(qū)動電路設(shè)計(jì)要點(diǎn)單個(gè)數(shù)碼管內(nèi)部構(gòu)造1）最為常見的數(shù)碼管是“8字型”的8段數(shù)碼管;●8段數(shù)碼管包含“a、b、c、d、e、f、g、dp”8個(gè)段，●7段數(shù)碼管無“dp”段?！裼?個(gè)條狀，1個(gè)點(diǎn)狀的發(fā)光二極管構(gòu)成2）共陽極或共陰極兩種。●共陰極：所有發(fā)光二極管陰極短接，陽極單獨(dú)接出●共陽極：所有發(fā)光二極管陽極短接，陰極單獨(dú)接出3）圖中a~dp順序雜亂，優(yōu)點(diǎn)：無任何交叉線，便于生產(chǎn)制造（1）單個(gè)數(shù)碼管內(nèi)部結(jié)構(gòu)1、動態(tài)數(shù)碼管掃描原理

共陰極

共陽極（1）單個(gè)數(shù)碼管內(nèi)部結(jié)構(gòu)1、動態(tài)數(shù)碼管掃描原理字符段選值(以共陰極為例)abcdefgdp011111100101100000211011010311110010401100110510110110600111110711100000811111110911110110A11101110B00111110C10011100D01111010E10011110F10001110字符與段選值

共陰極

共陽極限流電阻的必要性和阻值1）發(fā)光二極管伏安特性曲線和普通二極管類似，但正向?qū)▔航德杂胁煌?/p>

常見的紅色發(fā)光二極管為1.7V，綠色為2.2V，根據(jù)材料和工藝等實(shí)際情況定。2）亮度調(diào)節(jié)：調(diào)節(jié)電壓源電壓值難度大，一般采取“加限流電阻”的方法。3）限流電阻阻值：以紅色為例，發(fā)光二極管正常亮度時(shí)，電流為3~20mA，正向?qū)▔航怠?.7V

因此，當(dāng)電壓U為3.3V時(shí)，限流電阻的阻值R=(3.3V-1.7V)/(3~20mA)=80Ω~530Ω。

（2）單個(gè)數(shù)碼管外圍功率驅(qū)動電路1、動態(tài)數(shù)碼管掃描原理√FPGA與單個(gè)數(shù)碼管的連接

（2）單個(gè)數(shù)碼管外圍功率驅(qū)動電路1、動態(tài)數(shù)碼管掃描原理處理器端口一般模型示意圖作為輸入端口可等效成無窮大電阻作為輸出端口1）輸出邏輯0：內(nèi)部接GND2）輸出邏輯1：內(nèi)部等效成直流穩(wěn)壓源+電阻

（電阻的作用：防止接錯(cuò)短路）FPGA與單個(gè)數(shù)碼管的連接

（2）單個(gè)數(shù)碼管外圍功率驅(qū)動電路1、動態(tài)數(shù)碼管掃描原理正常

亮度不勻

假設(shè)限流電阻80Ω。能量由FPGA芯片提供，8×20mA=160mA電流，如果擴(kuò)招到6位數(shù)碼管FPGA驅(qū)動能力不足；能量由FPGA芯片外部電源提供發(fā)光二極管壓降固定1.7V留給電阻的電壓1.6V，故總電流I固定亮不同字段亮度，各段電流/亮度不同發(fā)光二極管壓降固定1.7V留給電阻的電壓1.6V，故總電流I固定亮不同字段亮度，各段電流/亮度不同（3）多位數(shù)碼管外圍功率驅(qū)動電路及掃描原理-方案11、動態(tài)數(shù)碼管掃描原理排除：占用端口太多每個(gè)數(shù)碼管段選端子單獨(dú)接入FPGA，共6×8=48個(gè)端子。各個(gè)數(shù)碼管由各自段選控制，獨(dú)立顯示。優(yōu)點(diǎn)：控制邏輯簡單。缺點(diǎn)：占用大量FPGA引腳6位數(shù)碼管外圍功率驅(qū)動電路-靜態(tài)接法6位數(shù)碼管外圍功率驅(qū)動電路-動態(tài)數(shù)碼管相同段選端子合并，位選端子獨(dú)立。共需6位+8段=14個(gè)FPGA引腳。原理：1）逐次選中某一位wei_o[X]；dual_o顯示wei_o[X]對應(yīng)譯碼；3）分時(shí)復(fù)用（段選），逐位掃描。缺點(diǎn)：FPGA驅(qū)動能力不足。（3）多位數(shù)碼管外圍驅(qū)動電路及掃描原理-方案11、動態(tài)數(shù)碼管掃描原理排除：FPGA驅(qū)動能力不足展望：FPGA只控制，不提供能量三極管轉(zhuǎn)移電源供給來源

（2）單個(gè)數(shù)碼管外圍功率驅(qū)動電路1、動態(tài)數(shù)碼管掃描原理能量由外部VCC/三極管提供電流流向：

外部VCC->三極管發(fā)射極->三極管集電極

->數(shù)碼管二極管->限流電阻

->FPGA內(nèi)部的GND能量由外部三極管提供電流流向：FPGA內(nèi)部VCC->限流電阻

->數(shù)碼管二極管

->三極管集電極->三極管發(fā)射極->FPGA外部GNDB點(diǎn)可控制數(shù)碼管開啟關(guān)閉

6位數(shù)碼管外圍功率驅(qū)動電路-動態(tài)數(shù)碼管（經(jīng)典方案）優(yōu)點(diǎn)：共需6位+8段=14個(gè)FPGA引腳；缺點(diǎn)：需合理規(guī)劃時(shí)序。原理：1）逐次選中某一位wei_o[X]；dual_o顯示wei_o[X]對應(yīng)譯碼；3）周而復(fù)始，逐位掃描。注意事項(xiàng)（記憶）：圖示位選wei_o[]：0選中

（PNP反相作用）圖示段選dual_o[]：字段為0亮（3）多位數(shù)碼管外圍驅(qū)動電路及掃描原理-方案11、動態(tài)數(shù)碼管掃描原理6位數(shù)碼管掃描原理（3）多位數(shù)碼管外圍驅(qū)動電路及掃描原理思考：以顯示Data2Disp_i為199771為例，dual_o和wei_o如何變化？1、動態(tài)數(shù)碼管掃描原理設(shè)計(jì)核心或設(shè)計(jì)切入點(diǎn)：計(jì)數(shù)器初步設(shè)計(jì)（1）主體顯示功能-初步設(shè)計(jì)2、動態(tài)數(shù)碼管主體顯示功能電路設(shè)計(jì)分析移位代替計(jì)數(shù)器更精簡初步設(shè)計(jì)缺陷-組合邏輯的競爭冒險(xiǎn)現(xiàn)象（1）主體顯示功能-初步設(shè)計(jì)2、動態(tài)數(shù)碼管主體顯示功能電路設(shè)計(jì)分析1、位選和段選延時(shí)不一致；2、位選自身、段選自身各信號延時(shí)不一致。3、ns級別差異。初步設(shè)計(jì)缺陷-組合邏輯的競爭冒險(xiǎn)現(xiàn)象1、ns級別足以發(fā)光。2、例50MHz時(shí)鐘（周期20ns），ns級競爭冒險(xiǎn)大致發(fā)光平均功率為1ns/20ns。（1）主體顯示功能-初步設(shè)計(jì)2、動態(tài)數(shù)碼管主體顯示功能電路設(shè)計(jì)分析改進(jìn)設(shè)計(jì)-思路：降低計(jì)數(shù)器頻率1、競爭冒險(xiǎn)只可優(yōu)化，但不能消除，是一個(gè)輔助手段。2、降低錯(cuò)誤字段的平均功率占比是一個(gè)有效手段——降低計(jì)數(shù)器頻率（分頻器）。注：拍照和人眼直觀觀測效果有差異，照相機(jī)更靈敏。（1）主體顯示功能-初步設(shè)計(jì)50KHz5KHz500Hz0Hz50MHz10MHz5MHz500KHz2、動態(tài)數(shù)碼管主體顯示功能電路設(shè)計(jì)分析（2）主體顯示功能-改進(jìn)設(shè)計(jì)2、動態(tài)數(shù)碼管主體顯示功能電路設(shè)計(jì)分析消影1)主要改進(jìn)：分頻器（紅色）

降低錯(cuò)誤字段平均功率2）位選、段選觸發(fā)器（綠色）

矢量信號自身組合邏輯

導(dǎo)致的延時(shí)差異3）位選鏈路增加1級觸發(fā)器（藍(lán)色）

位選、段選鏈路延時(shí)配平（2）主體顯示功能-改進(jìn)設(shè)計(jì)2、動態(tài)數(shù)碼管主體顯示功能電路設(shè)計(jì)分析分頻系數(shù)的選擇①時(shí)鐘頻率上限：如果將時(shí)鐘周期降低為數(shù)ms級別，競爭冒險(xiǎn)為1ns<<數(shù)ms級別，不會造成顯示混亂。②時(shí)鐘頻率下限：人眼有一定的視覺殘影，一般認(rèn)為一個(gè)顯示像素每秒鐘閃爍50次以上，視覺效果和靜態(tài)顯示無區(qū)別。20ms/6個(gè)數(shù)碼管，每位數(shù)碼管約合3.3ms切換1次，因此時(shí)鐘頻率下限約為300Hz。③時(shí)鐘頻率最佳區(qū)間：綜上所述，時(shí)鐘頻率在300Hz~數(shù)KHz是最佳選擇。④固定一個(gè)分頻系數(shù)，提升電路的適配性假定各種項(xiàng)目系統(tǒng)主頻為20~200MHz。分頻系數(shù)：取(20MHz~200MHz)/(300Hz~1KHz)。

65535是一個(gè)不錯(cuò)選擇，頻率為305Hz~3052Hz，其對應(yīng)16位自溢計(jì)數(shù)器可以簡化電路同時(shí)又滿足設(shè)計(jì)要求。1、小數(shù)點(diǎn)DotPos_i[5:0]單獨(dú)控制段選dual_o[0]。2、符號位Sign_i“-”代號4’ha和十萬位值二選一。3、EnDisp_i控制位選觸發(fā)器全滅；4、復(fù)位“8.8.8.8.8.8.”自檢

控制位選、段選、小數(shù)點(diǎn)觸發(fā)器全亮

（1）完整顯示功能-小數(shù)點(diǎn)3、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)分析1、小數(shù)點(diǎn)DotPos_i[5:0]單獨(dú)控制段選dual_o[0]。2、符號位Sign_i“-”代號4’ha和十萬位值二選一。3、EnDisp_i

控制位選觸發(fā)器全滅；4、復(fù)位“8.8.8.8.8.8.”自檢控制位選、段選、小數(shù)點(diǎn)觸發(fā)器全亮

（2）完整顯示功能-符號位3、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)分析1、小數(shù)點(diǎn)DotPos_i[5:0]單獨(dú)控制段選dual_o[0]。2、符號位Sign_i“-”代號4’ha和十萬位值二選一。3、EnDisp_i控制位選觸發(fā)器全滅；4、復(fù)位“8.8.8.8.8.8.”自檢

控制位選、段選、小數(shù)點(diǎn)觸發(fā)器全亮

（3）完整顯示功能-使能3、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)分析1、小數(shù)點(diǎn)DotPos_i[5:0]單獨(dú)控制段選dual_o[0]。2、符號位Sign_i“-”代號4’ha和十萬位值二選一。3、EnDisp_i控制位選觸發(fā)器全滅；4、復(fù)位“8.8.8.8.8.8.”自檢

控制位選、段選、小數(shù)點(diǎn)觸發(fā)器全亮

（4）完整顯示功能-復(fù)位自檢3、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)分析希望讀者按以下（1）、（2）、（3）順序逐步練習(xí)

寄語3、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)分析（1）筆者也是設(shè)計(jì)-改進(jìn)-設(shè)計(jì)-......不斷迭代寄語3、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)分析（2）（3）操作步驟：1、電路設(shè)計(jì)代碼框架；2、框架補(bǔ)充3、細(xì)節(jié)分析完善；4、仿真。4、動態(tài)數(shù)碼管完整顯示功能電路設(shè)計(jì)、仿真操作演示；演示操作演示謝謝大家！項(xiàng)目5內(nèi)容安排5.1幅值測量電路的設(shè)計(jì)（與仿真）5.2SignalTap測試幅值測量電路5.3幅值測量電路顯示

5.3.1、動態(tài)數(shù)碼管驅(qū)動電路設(shè)計(jì)（原理性學(xué)習(xí)）5.3.2、Sources&Probes測試動態(tài)數(shù)碼管；

5.3.3、大四加三算法優(yōu)化動態(tài)數(shù)碼管驅(qū)動電路（項(xiàng)目實(shí)用）

&幅值測量顯示電路。5信號幅度測量顯示儀5.3.2Sources&Probes測試動態(tài)數(shù)碼管任務(wù)要求

（1）使用Sources&Probes工具測試數(shù)碼管功能

●使能。正常顯示或全滅

●數(shù)值”000000~999999”

●小數(shù)點(diǎn)“.”

●負(fù)號“—”（2）手動按鍵復(fù)位“8.8.8.8.8.8.”內(nèi)容安排5.3.1、動態(tài)數(shù)碼管驅(qū)動電路設(shè)計(jì)5.3.2、Sources&Probes測試動態(tài)數(shù)碼管；

●Sources&Probes簡介

●Sources&Probes操作步驟概要

●Sources&Probes測試動態(tài)數(shù)碼管操作演示5.3.3、大四加三算法優(yōu)化動態(tài)數(shù)碼管驅(qū)動電路；&幅值測量顯示電路。仿真：使用仿真可以驗(yàn)證數(shù)碼管驅(qū)動電路邏輯是否和設(shè)計(jì)一致，但不能反映真實(shí)顯示效果。例化：直接給值測試，需反復(fù)重新編譯，且因小數(shù)點(diǎn)、使能、符號位等的組合形式較多，極為耗時(shí)。Sources&Probes調(diào)試工具：可以在線修改送入數(shù)碼管驅(qū)動電路的參數(shù)，省時(shí)省力。類似于SignalTap，Quartus軟件提供了In-SystemSourcesandProbes相關(guān)的“IP核”和“軟件調(diào)試工具”，用戶可以在Quartus軟件界面修改相關(guān)參數(shù)并實(shí)時(shí)傳輸?shù)诫娐分校奖阌脩粼陔娐吩O(shè)計(jì)階段調(diào)試電路。（1）、In-SystemSourcesandProbes-簡介1、Sources&Probes簡介AlteraIn-SystemSource&ProbesIP核電路

指該調(diào)試工具能夠工作的前提是用戶在設(shè)計(jì)好的電路上需要額外添加一個(gè)IP核。In-SystemSourcesandProbesEditor界面

是Quartus軟件集成的一個(gè)調(diào)試工具，實(shí)現(xiàn)Quartus軟件界面與FPGA中的IP核之間的數(shù)據(jù)交互，達(dá)到在上位機(jī)控制和監(jiān)測應(yīng)用電路的目的。（2）、In-SystemSourcesandProbes-兩層含義1、Sources&Probes簡介SignalTap的IP核

：隱式IP核；Sources&Probes的IP核：顯式IP。In-SystemSourcesandProbes字面意思包含兩種電路或功能。Sources，即通過界面實(shí)時(shí)發(fā)送數(shù)據(jù)至FPGA的IP核，間接為與IP核相連接的應(yīng)用電路提供信號源；Probes，可以實(shí)時(shí)接收并顯示FPGA應(yīng)用電路中經(jīng)由IP核發(fā)送到界面的信號，即為電路提供探針。（3）、In-SystemSourcesandProbes-兩種功能1、Sources&Probes簡介類似于SignalTap，SourcesandProbes是對“用戶電路的監(jiān)測與控制”，操作步驟如下：1）設(shè)計(jì)應(yīng)用電路（動態(tài)數(shù)碼管），并完成仿真等工作。2）設(shè)計(jì)頂層文件，根據(jù)實(shí)際需要?jiǎng)?chuàng)建調(diào)試IP核，并例化調(diào)試IP核和應(yīng)用電路。3）全編譯、分配引腳，再次全編譯。(類似于SignalTap，使用的是FPGA內(nèi)部的資源，故而應(yīng)參與編譯）4）打開In-SystemSourcesandProbesEditor界面，使用界面完成下載。

并使用界面監(jiān)測Probes的值，或通過控制界面的Sources控制應(yīng)用電路。In-SystemSourcesandProbes-操作步驟概要2、Sources&Probes操作步驟概要操作步驟：1、建立頂層工程。2、配置Sources&ProbesIP核；3、例化IP核與數(shù)碼管驅(qū)動電路；4、編譯，分配引腳、再編譯；5、打開In-SystemSourcesandProbesEditor界面，

使用界面完成下載，并使用界面監(jiān)測或控制應(yīng)用電路。操作演示3、Sources&Probes測試動態(tài)數(shù)碼管操作演示操作演示謝謝大家！5.3.3大四加三算法優(yōu)化動態(tài)數(shù)碼管驅(qū)動電路*任務(wù)要求5.1幅值測量電路的設(shè)計(jì)（與仿真）5.2SignalTap測試幅值測量電路5.3幅值測量電路顯示

5.3.1、動態(tài)數(shù)碼管驅(qū)動電路設(shè)計(jì)5.3.2、Sources&Probes測試動態(tài)數(shù)碼管；

5.3.3、大四加三算法優(yōu)化動態(tài)數(shù)碼管驅(qū)動電路

&幅值測量顯示電路。內(nèi)容安排1、除法器分時(shí)復(fù)用——減少除法器方案。2、大四加三算法原理——代替除法器1）8421-BCD碼2）大四加三原理（推導(dǎo)）3）大四加三算法改進(jìn)的動態(tài)數(shù)碼管驅(qū)動電路3、信號幅值測量顯示儀綜合電路1）電路框架2）操作演示5.3.1節(jié)邏輯資源消耗多主要原因1、除法器分時(shí)復(fù)用方案邏輯資源消耗多主要原因

用于分離“個(gè)位”、“十位”、“百位”等的取商、取余電路是LE邏輯資源消耗大的主要原因。第一：取余、取商本身就非常消耗FPGA邏輯資源；第二：多個(gè)取余、取商電路成倍消耗。解決方案解決方案1：使用1個(gè)除法器，分時(shí)復(fù)用；解決方案2：使用基于大四加三算法實(shí)現(xiàn)二進(jìn)制-十進(jìn)制轉(zhuǎn)換電路，具體電路是以移位、比較、加法代替除法。注意：該算法只適用于分母是十的除法。只使用1個(gè)除法器（包含取商、取余），分6步完成“個(gè)位”、“十位”、“百位”等的取商、取余。（1）除法器分時(shí)復(fù)用方案原理1、除法器分時(shí)復(fù)用方案以199771為例reg型觸發(fā)器wire型組合邏輯結(jié)果reg型觸發(fā)器時(shí)間cnt_core_r除法器分子num_temp_r除法器分母固定10除法器商quo_temp_w(quotient，商)除法器余數(shù)remain_temp_w（remain，余數(shù)）個(gè)、十、百等觸發(fā)器000001裝值19977110199771-個(gè)位百千打入000010199771019977-十位個(gè)位打入0001001997101997-百位十位打入00100019910199-千位百位打入010000191019-十千位千位打入1000001101-百千位十千位打入1、除法器分時(shí)復(fù)用方案（2）除法器分時(shí)復(fù)用方案電路演示操作演示操作步驟：1、代碼介紹；2、仿真分析；3、邏輯資源消耗；觸發(fā)器位寬分子位寬：最大為首次除法時(shí)“待顯示”的20位寬計(jì)數(shù)器；分母位寬：固定為十進(jìn)制數(shù)值10，4位二進(jìn)制。余數(shù)位寬：對10取余，余數(shù)0~9，4位寬。商

位寬：最大為首次除法時(shí)“待顯示”的999999/10，99999對應(yīng)17位寬二進(jìn)制。（3）總結(jié)：除法器設(shè)計(jì)1、除法器分時(shí)復(fù)用方案關(guān)鍵代碼（3）總結(jié)：除法器分時(shí)復(fù)用1、除法器分時(shí)復(fù)用方案幾個(gè)版本數(shù)碼管驅(qū)動電路邏輯資源消耗（3）總結(jié)：邏輯資源消耗對比？1、除法器分時(shí)復(fù)用方案動態(tài)數(shù)碼管驅(qū)動電路版本LE（其中registers）5.3.1LED8S_V1取余取商1404（47）5.3.3(1)LED8S_V2除法器復(fù)用543（91）5.3.3（2）LED8S_V3大四加三算法？？？（？？）二進(jìn)制的含義（1）8421-BCD碼2、大四加三算法原理二進(jìn)制整數(shù)舉例：0110_1011二進(jìn)制的含義(小數(shù))（1）8421-BCD碼2、大四加三算法原理二進(jìn)制小數(shù)舉例：0110.1011二進(jìn)制左移?放大2倍（×2）（1）8421-BCD碼2、大四加三算法原理二進(jìn)制：0110_1011二進(jìn)制：1101_0110（0110_1011<<1）現(xiàn)規(guī)定一種二進(jìn)制和十進(jìn)制混合記數(shù)方式——8421-BCD碼（二進(jìn)制編碼十進(jìn)制數(shù)）：1）最右側(cè)起，依次用4位二進(jìn)制表示1位十進(jìn)制的個(gè)位、十位、百位......。2）每組四位內(nèi)部用二進(jìn)制表示，四位從右至左權(quán)值依次為1、2、4、8，為方便稱內(nèi)部權(quán)值，允許值范圍是0~9。2）將每組四位二進(jìn)制看做一個(gè)整體，看做一個(gè)10進(jìn)制，這些組的二進(jìn)制從右至左權(quán)值依次是1、10、100.....，為方便稱外部權(quán)值。（1）8421-BCD碼2、大四加三算法原理8421-BCD碼舉例：1001_0111，其中1）1001是一組，代表十進(jìn)制十位，1001乘以內(nèi)部權(quán)值（二進(jìn)制），代表值9；2）0111是一組，代表十進(jìn)制個(gè)位，0111乘以內(nèi)部權(quán)值（二進(jìn)制），代表值7；3）9代表十進(jìn)制十位，乘以外部權(quán)值101，結(jié)果為90，

8代表十進(jìn)制個(gè)位，乘以外部權(quán)值100，結(jié)果為7，

合計(jì)97。（1）8421-BCD碼2、大四加三算法原理例1：二進(jìn)制數(shù)據(jù)1111_1101(253)等價(jià)于0.1111_1101左移8位（2）左移舉例1（253）2、大四加三算法原理規(guī)則

1）

數(shù)值=左側(cè)8421BCD+右側(cè)二進(jìn)制2）保證下層為上層2倍目標(biāo)左移8次得到最終8421-BCD碼是分離的個(gè)、十、百等位例2：二進(jìn)制數(shù)據(jù)1000_1101(141)等價(jià)于0.1000_1101左移8位（2）左移舉例2（141）2、大四加三算法原理規(guī)則

1）

數(shù)值=左側(cè)8421BCD+右側(cè)二進(jìn)制2）保證下層為上層2倍目標(biāo)左移8次得到最終8421-BCD碼是分離的個(gè)、十、百等位（2）左移總結(jié)（≤4）2、大四加三算法原理對于8421-BCD碼的任意本四位而言，左移前如果≤4，無論移動前