第1頁(yè)（共2頁(yè)）第2頁(yè)（共2頁(yè)）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………學(xué)年第學(xué)期《FPGA原理與應(yīng)用》試卷（A卷）考試方式本試卷考試分?jǐn)?shù)占學(xué)生總評(píng)成績(jī)比例總得分閉卷分?jǐn)?shù)填空題（每空2分，共20分）20填空題（每空2分，共20分）得分1.目前國(guó)際上較大的PLD器件制造公司有和公司。2.`timescale1ns/1ps中，仿真的精度是。3.形如always@(posedgeclkornegedgerst)語(yǔ)句中，使用的復(fù)位方式稱為復(fù)位。4.Verilog代碼后，首先針對(duì)代碼建模進(jìn)行仿真，并考慮電路的實(shí)現(xiàn)因素，該仿真環(huán)節(jié)叫做。5.HDL建模的方式有、和。6.通常，將對(duì)CPLD的下載稱為，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為。分?jǐn)?shù)選擇題（每空2分，共20分）20選擇題（每空2分，共20分）得分1、FPGA的可編程是主要基于什么結(jié)構(gòu)()。A、查找表(LUT)B、ROM可編程C、PAL可編程D、與或陣列可編程2、寄存器類型在賦新值以前保持（）A、0

B、1

C、X

D、原值3、端口沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為類型（）A、reg

B、wire

C、tri

D、不可用4、下面（）不是Verilog循環(huán)關(guān)鍵字A.foreverB.repeatC.whileD.force5、-11%3的結(jié)果為（）。A、2B、-2C、1D、-16.在VerilogHDL中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）A、if-elseB、caseC、casezD、repeat7.在VerilogHDL中，a=4’b1011，那么&a=()A、4’b1011B、4’b1111C、1’b1D、1’b08.已知a=1’b1,b=3’b001,則{a,b}=()A、4’b1011B、4’b1111C、4’b1001D、3’b1019在Verilog中，錯(cuò)誤的整數(shù)表示是（）。A、4`2000B、32`hffC、b`1011_0101D、1310、對(duì)于模塊modulefulladd(sum,cout,a,b,cin)來(lái)說(shuō)，采用命名端口連接法，下述哪種方式可以調(diào)用該模塊()A.fulladdf4(sum,cout,a,b,cin)B.fulladdf4(SUM,COUT,A,B,CIN)C.fulladdf4(.SUM(sum),.COUT(cout),.A(a),.B(b),.CIN(cin))D.fulladdf4(.sum(sum),.cout(cout),.a(a),.b(b),.cin(cin))三、名詞解釋，給出英文全稱，并解釋其含義（共三、名詞解釋，給出英文全稱，并解釋其含義（共15分，每題5分）分?jǐn)?shù)15得分1、EDA:2、FPGA：3、HDL：分?jǐn)?shù)15得分四、簡(jiǎn)答題（每題四、簡(jiǎn)答題（每題5分，共15分）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………1、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？2、簡(jiǎn)述阻塞賦值和非阻塞賦值的區(qū)別。3、什么是功能仿真和時(shí)序仿真，兩者有什么區(qū)別。分?jǐn)?shù)30得分五、編程題（第1題12分，第題10分，第3題8分，共30分）1、用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)4位的全加器，請(qǐng)?jiān)跈M線上將下列的程序補(bǔ)充完整。并給出此全加器的測(cè)試文件。modulemyadd(a,b,cin,cout,sum); inputa,b; inputcin; outputcout; output[3:0]sum; assign;endmodule2、用VerilogHDL語(yǔ)言編寫一個(gè)異步復(fù)位和時(shí)鐘使能的D觸發(fā)器。模型如下圖。其中，clk、rst和EN分別表示時(shí)鐘、復(fù)位和使能；D和Q分別表示觸發(fā)器的數(shù)據(jù)輸入信號(hào)和數(shù)據(jù)輸出信號(hào)。3、某一項(xiàng)目的頂層架構(gòu)如下圖所示，請(qǐng)寫出頂層的代碼。其中，兩個(gè)子模塊名稱分別為rom1_control和my_rom1。第3頁(yè)（共3頁(yè)）《FPGA原理與應(yīng)用》演草紙專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………《FPGA原理與應(yīng)用》試卷考試方式本試卷考試分?jǐn)?shù)占學(xué)生總評(píng)成績(jī)比例總得分閉卷題號(hào)得分1題號(hào)得分1.11.21.31.41.5合計(jì)一、填空題（每空2分，共20分）Verilog采用四值邏輯系統(tǒng)：0表示低電平，1表示高電平，x表示Verilog采用四值邏輯系統(tǒng)：0表示低電平，1表示高電平，x表示，Z表示。Verilog的端口具有以下三種類型：、、和inout。變量是在程序運(yùn)行過(guò)程中其值可以改變的量。變量可以分為兩種，一種類型類型，一般指示硬件電路的物理連接，另一種是對(duì)應(yīng)的是具有狀態(tài)保持作用的存儲(chǔ)元件。完整的條件語(yǔ)句將產(chǎn)生電路，不完整的條件語(yǔ)句將會(huì)產(chǎn)生電路。塊語(yǔ)句有兩種，一種是begin-end語(yǔ)句，通常用來(lái)標(biāo)志執(zhí)行的語(yǔ)句；一種是fork-join語(yǔ)句，通常用來(lái)標(biāo)志執(zhí)行的語(yǔ)句。題號(hào)題號(hào)得分2.12.22.32.42.52.62.72.82.92.10合計(jì)二、選擇題（每小題2分，共二、選擇題（每小題2分，共10分）1.1.FPGA的可編程是主要基于什么結(jié)構(gòu)()。A、查找表(LUT)B、ROM可編程C、PAL可編程D、與或陣列可編程2.對(duì)timescale1ns/10ps描述正確的是()（多選題）A.仿真時(shí)間精度為“10psB.仿真時(shí)間精度為“1ns"C.仿真時(shí)延單位為"1ns"D.仿真時(shí)延單位為“10ps"......3.3.8%3的結(jié)果為（）。A2B-2C1D-14.端口沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為類型（）

A.

reg

B.

wire

C.tri

D.不可用5.下列語(yǔ)句中，不屬于并行語(yǔ)句的是（）A過(guò)程語(yǔ)句BassignC元件例化語(yǔ)句Dcase6.下列關(guān)于非阻塞賦值運(yùn)算方式（b<=a），說(shuō)法錯(cuò)誤的是：（）A塊結(jié)束后才完成賦值操作Bb的值立即改變C在編寫可綜合模塊時(shí)，是一種比較常用的賦值方式D非阻塞賦值符號(hào)“<=”與小于等于符號(hào)“<=”，意義完全不同。前者用于賦值操作，后者是關(guān)系運(yùn)算符，用于比較大小。7.在VerilogHDL的語(yǔ)言中，位拼接運(yùn)算符是（）A{}B<>C‘’D()8.下列哪些語(yǔ)句不可以被綜合成電路()。

A、initialB、alwaysC、assignD、for9.片上可編程器件的英文縮寫是()。A、SOPB、SOPCC、SoCD、SPI10.下列關(guān)于同步和異步復(fù)位描述正確的是（）。A、同步復(fù)位是不受時(shí)鐘影響B(tài)、使用FPGA設(shè)計(jì)時(shí)芯片的異步復(fù)位和同步復(fù)位可隨意替換使用C、同步復(fù)位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位D、同步復(fù)位最大的優(yōu)點(diǎn)是，數(shù)據(jù)通路可以不依賴于時(shí)鐘而復(fù)位可用題號(hào)得分3.13.23.3合計(jì)三三、問(wèn)答題（共25分）1.在Verilog模塊中有哪些方法可以描述電路的邏輯功能，并舉例說(shuō)明。（1.在Verilog模塊中有哪些方法可以描述電路的邏輯功能，并舉例說(shuō)明。（7分）2、詳述FPGA的設(shè)計(jì)流程。（8分）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線……….3、詳述電子設(shè)計(jì)自動(dòng)化涵蓋的內(nèi)容。（10分）3、詳述電子設(shè)計(jì)自動(dòng)化涵蓋的內(nèi)容。（10分）四、程序題（四、程序題（共35分）題號(hào)得分4.14.24.3合計(jì)1、請(qǐng)把8位計(jì)數(shù)器的代碼補(bǔ)充完整。（5分）1、請(qǐng)把8位計(jì)數(shù)器的代碼補(bǔ)充完整。（5分）modulecounter8(out,clk，rst); output[7:0]out; inputclk,rst; ;（2分） always@(posedgeclkornegedgerst) begin if(!rst) out<=0; else ;//加1計(jì)數(shù)（3分） end endmodule2、針對(duì)第一題程序題（8位計(jì)數(shù)器）的主模塊，請(qǐng)寫出其對(duì)應(yīng)的測(cè)試文件。（10分）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：……密…………封…………………線………………3、模塊beep的框架結(jié)構(gòu)如圖4-1所示，寫出其頂層模塊的程序代碼。（PLL和ROM核的端口，參見(jiàn)圖4-2和4-3。假設(shè)ROM單元，位寬8位，深度256）（20分）圖4-1beep的頂層架構(gòu)圖4-2PLL的端口圖4-3ROM的端口專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………學(xué)年第學(xué)期《FPGA原理與應(yīng)用》試卷考試方式本試卷考試分?jǐn)?shù)占學(xué)生總評(píng)成績(jī)比例總得分閉卷分?jǐn)?shù)填空題（每空2分，共20分）20填空題（每空2分，共20分）得分1.目前國(guó)際上較大的PLD器件制造公司有和公司。2.`timescale1ns/10ps中，仿真的精度是。3.形如always@(posedgeclk)語(yǔ)句中，使用的復(fù)位方式稱為復(fù)位。4.片上可編程器件的英文縮寫是。5.HDL建模的方式有、和。6.通常，將對(duì)CPLD的下載稱為，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為。分?jǐn)?shù)填空題（每空2分，共20分）20填空題（每空2分，共20分）得分1、寄存器類型在賦新值以前保持

（

）。

A.

0

B.1

C.X

D.原值2、端口沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為類型

（）。

A.

reg

B.

wire

C.tri

D.不可用3、由于線網(wǎng)類型代表的是物理連接線，因此它不存貯邏輯值，必須由器件所驅(qū)動(dòng)。當(dāng)一個(gè)wire類型的信號(hào)沒(méi)有被驅(qū)動(dòng)時(shí)，缺省值為（）。A.0B.1C.XD.Z4、對(duì)于模塊modulefulladd(sum,cout,a,b,cin)來(lái)說(shuō)，采用命名端口連接法，下述哪種方式可以調(diào)用該模塊（）A.fulladdf4(sum,cout,a,b,cin)B.fulladdf4(SUM,COUT,A,B,CIN)C.fulladdf4(.SUM(sum),.COUT(cout),.A(a),.B(b),.CIN(cin))D.fulladdf4(.sum(sum),.cout(cout),.a(a),.b(b),.cin(cin))5、下列哪些標(biāo)識(shí)符是合法的？（）A、$dataB、_dataC、7SumD、module6如果線網(wǎng)型變量說(shuō)明后未賦值，其缺省值是（）。A、zB、xC、1D、07、下列數(shù)據(jù)類型聲明錯(cuò)誤的是（）。A、wiredata[2:0];B、wire[2:0]state;C、regm2[14:0];D、reg[2:0]cm2[0:7];8、下列不符合可綜合設(shè)計(jì)的描述方法（）。A、一個(gè)reg變量只能在一個(gè)always語(yǔ)句中賦值B、必須包括對(duì)所有狀態(tài)都處理，不能出現(xiàn)無(wú)法處理的狀態(tài)使?fàn)顟B(tài)機(jī)失控。C使用阻塞賦值，使得行為描述語(yǔ)句內(nèi)實(shí)現(xiàn)并行化?！瓺用一個(gè)時(shí)鐘的上沿或者下沿采樣信號(hào)，不能混合使用。9、-11%3的結(jié)果為（）。A2B-2C1D-110、在VerilogHDL中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）Aif-elseBcaseCcasezDrepeat分?jǐn)?shù)15分得分三、問(wèn)答題（共三、問(wèn)答題（共24分）1、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？2、簡(jiǎn)述阻塞賦值和非阻塞賦值的區(qū)別。3、詳述電子設(shè)計(jì)自動(dòng)化涵蓋的內(nèi)容。分?jǐn)?shù)36分得分四、編程題（共36分）1、用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)8位的全加器，請(qǐng)將下列的程序補(bǔ)充完整，2、用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)2輸入的與門，此程序代碼如下，請(qǐng)給出此程序的測(cè)試代碼。modulemyand(a,b,c); inputa,b; outputc; assignc=a&b;endmodule3、某一項(xiàng)目的頂層架構(gòu)如圖1所示，請(qǐng)寫出頂層的代碼。其中，兩個(gè)子模塊名稱分別為rom1_control和my_rom1。第1頁(yè)（共2頁(yè)）第2頁(yè)（共2頁(yè)）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………學(xué)年第學(xué)期《FPGA原理與應(yīng)用》試卷考試方式本試卷考試分?jǐn)?shù)占學(xué)生總評(píng)成績(jī)比例總得分閉卷分?jǐn)?shù)填空題（每空2分，共20分）20填空題（每空2分，共20分）得分1.Verilog采用四值邏輯系統(tǒng)0表示低電平，1表示高電平，x表示

，

Z表示。2.EDA仿真分為=1\*GB3①，又稱為前仿真、系統(tǒng)級(jí)仿真或行為仿真，用于驗(yàn)證=2\*GB3②又稱為后仿真、電路級(jí)仿真，用于驗(yàn)證。3、Verilog的端口具有以下三種類型：

、

、

。4、`timescale用于說(shuō)明時(shí)間尺度，語(yǔ)句`timescalelns/1ps中程序中的仿真精度為.分?jǐn)?shù)選擇題（每題2分，共20分）20選擇題（每題2分，共20分）得分1下列哪些標(biāo)識(shí)符是合法的？（）A、$dataB、_dataC、7SumD、module2如果線網(wǎng)型變量說(shuō)明后未賦值，其缺省值是（）。A、zB、xC、1D、03下列數(shù)據(jù)類型聲明錯(cuò)誤的是（）。A、wiredata[2:0];B、wire[2:0]state;C、regm2[14:0];D、reg[2:0]cm2[0:7];4、下面（）不是Verilog循環(huán)關(guān)鍵字A.foreverB.repeatC.whileD.force5、11%3的結(jié)果為（）。A、2B、-2C、1D、-16.在VerilogHDL中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（