(19)國家知識產權局(12)發(fā)明專利H10D30/62(2025.01)審查員張羽豪地址中國臺灣新竹市導體裝置包括柵極堆疊以及源極/漏極區(qū)。柵極堆疊位于有源區(qū)上方。源極/漏極區(qū)位于前述有2一源極/漏極區(qū)，位于該有源區(qū)中且鄰接于該柵極堆疊，該源極/漏極區(qū)包括：一第一半導體層，具有一第一鍺濃度，其中該第一半導體層具有一第一硼濃度；一第二半導體層，位于該第一半導體層上方，其中該第二半導體層具有一第二鍺濃度，且該第二鍺濃度大于該第一鍺濃度，其中該第二半導體層具有一第二硼濃度，且該第二硼濃度大于該第一硼濃度；一第三半導體層，位于該第二半導體層上方，其中該第三半導體層具有一第三鍺濃度，且該第三鍺濃度大于該第二鍺濃度；以及一第四半導體層，位于該第三半導體層上方，其中該第四半導體層具有一第四鍺濃度，且該第四鍺濃度小于該第三鍺濃度。2.如權利要求1所述的半導體裝置，其中該第一鍺濃度介于0原子百分比至40原子百分3.如權利要求1所述的半導體裝置，其中該第二鍺濃度介于20原子百分比至80原子百分比。4.如權利要求1所述的半導體裝置，其中該第三半導體層具有一第三硼濃度，且該第三硼濃度大于該第二硼濃度。5.如權利要求4所述的半導體裝置，其中該第四半導體層具有一第四硼濃度，且該第四硼濃度小于該第三硼濃度。6.如權利要求1所述的半導體裝置，其中該第一半導體層包括多個非連接部。7.如權利要求6所述的半導體裝置，其中該第二半導體層包括一連續(xù)層，延伸于該第一半導體層的相鄰非連接部之間。8.如權利要求7所述的半導體裝置，其中該第三半導體層的一部分插入于該第二半導體層的多個部分之間。一外延源極/漏極區(qū)，位于該有源區(qū)中且鄰接于該柵極堆疊，該外延源極/漏極區(qū)包括一第一半導體層，具有一第一硼濃度；一第二半導體層，位于該第一半導體層上方，其中該第二半導體層具有一第二硼濃度，且該第二硼濃度大于該第一硼濃度；一第三半導體層，位于該第二半導體層上方，其中該第三半導體層具有一第三硼濃度，且該第三硼濃度大于該第二硼濃度；以及一第四半導體層，位于該第三半導體層上方，其中該第四半導體層具有一第四硼濃度，且該第四硼濃度小于該第三硼濃度；以及一接觸插頭，位于該外延源極/漏極區(qū)上方，其中該接觸插頭延伸通過該第四半導體層，且延伸至該第三半導體層中。10.如權利要求9所述的半導體裝置，其中該第一半導體層具有一第一鍺濃度。11.如權利要求10所述的半導體裝置，其中該第二半導體層具有一第二鍺濃度，且該第3二鍺濃度大于該第一鍺濃度。12.如權利要求11所述的半導體裝置，其中該第三半導體層具有一第三鍺濃度，且該第三鍺濃度大于該第二鍺濃度。13.如權利要求12所述的半導體裝置，其中該第四半導體層具有一第四鍺濃度，且該第四鍺濃度小于該第三鍺濃度。在一有源區(qū)上方形成一柵極堆疊；在該有源區(qū)中且鄰接于該柵極堆疊處形成一開口；在該開口中形成一源極/漏極區(qū)，形成該源極/漏極區(qū)包括：沿該開口的一底部及多個側壁外延成長一第一半導體層，其中該第一半導體層具有一第一鍺濃度；在該第一半導體層上方外延成長一第二半導體層，其中該第二半導體層具有一第二鍺濃度，且該第二鍺濃度大于該第一鍺濃度；在該第二半導體層上方外延成長一第三半導體層，其中該第三半導體層具有一第三鍺在該第三半導體層上方外延成長一第四半導體層，其中該第四半導體層具有一第四鍺在該源極/漏極區(qū)上方形成一接觸插頭，其中該接觸插頭延伸通過該第四半導體層，且延伸至該第三半導體層中。15.如權利要求14所述的半導體裝置的制造方法，其中外延成長該第一半導體層更包括將該第一半導體層原位摻雜硼，且該第一半導體層具有一第一硼濃度。16.如權利要求15所述的半導體裝置的制造方法，其中，外延成長該第二半導體層更包括將該第二半導體層原位摻雜硼，該第二半導體層具有一第二硼濃度，且該第二硼濃度大于該第一硼濃度。17.如權利要求16所述的半導體裝置的制造方法，其中外延成長該第三半導體層更包括將該第三半導體層原位摻雜硼，該第三半導體層具有一第三硼濃度，且該第三硼濃度大于該第二硼濃度。18.如權利要求17所述的半導體裝置的制造方法，其中外延成長該第四半導體層更包括將該第四半導體層原位摻雜硼，該第四半導體層具有一第四硼濃度，且該第四硼濃度小于該第三硼濃度。19.如權利要求14所述的半導體裝置的制造方法，還包括在形成該接觸插頭之前，在該第三半導體層上方形成一硅化物層，與該第三半導體層物理性地接觸，且該硅化物層插入于該接觸插頭和該第三半導體層之間。20.如權利要求14所述的半導體裝置的制造方法，其中該接觸插頭的一部分延伸至該第二半導體層的一頂面下方。一源極/漏極區(qū)，位于一基板的一有源區(qū)中，該源極/漏極區(qū)包括：一第一半導體層，具有一第一鍺濃度，其中該第一半導體層包括多個非連接部；一第二半導體層，位于該第一半導體層上方，其中該第二半導體層具有一第二鍺濃度，4且該第二鍺濃度大于該第一鍺濃度，其中該第二半導體層包括一連續(xù)層，延伸于該第一半導體層的相鄰的多個非連接部之間；一第三半導體層，位于該第二半導體層上方，其中該第三半導體層具有一第三鍺濃度，且該第三鍺濃度大于該第二鍺濃度；以及一第四半導體層，位于該第三半導體層上方，其中該第四半導體層具有一第四鍺濃度，且該第四鍺濃度小于該第三鍺濃度。22.如權利要求21所述的半導體裝置，其中該第一半導體層具有一第一硼濃度。23.如權利要求22所述的半導體裝置，其中該第二半導體層具有一第二硼濃度，且該第二硼濃度大于該第一硼濃度。24.如權利要求23所述的半導體裝置，其中該第三半導體層具有一第三硼濃度，且該第三硼濃度大于該第二硼濃度。25.如權利要求24所述的半導體裝置，其中該第四半導體層具有一第四硼濃度，且該第四硼濃度小于該第三硼濃度。26.如權利要求21所述的半導體裝置，其中該第三半導體層的一部分插入于該第二半導體層的多個部分之間。27.如權利要求21所述的半導體裝置，還包括多個間隔件，沿該第一半導體層的所述多個非連接部的每一者設置。一外延源極/漏極區(qū)，位于一基板的一有源區(qū)中，該外延源極/漏極區(qū)包括硅鍺，且包一第一半導體層，具有一第一硼濃度；一第二半導體層，位于該第一半導體層上方，其中該第二半導體層具有一第二硼濃度，且該第二硼濃度大于該第一硼濃度；一第三半導體層，位于該第二半導體層上方，其中該第三半導體層具有一第三硼濃度，且該第三硼濃度大于該第二硼濃度；以及一第四半導體層，位于該第三半導體層上方，其中該第四半導體層具有一第四硼濃度，且該第四硼濃度小于該第三硼濃度。29.如權利要求28所述的半導體裝置，其中該第一半導體層具有一第一鍺濃度。30.如權利要求29所述的半導體裝置，其中該第二半導體層具有一第二鍺濃度，且該第二鍺濃度大于該第一鍺濃度。31.如權利要求30所述的半導體裝置，其中該第三半導體層具有一第三鍺濃度，且該第三鍺濃度大于該第二鍺濃度。32.如權利要求31所述的半導體裝置，其中該第四半導體層具有一第四鍺濃度，且該第四鍺濃度小于該第三鍺濃度。33.如權利要求28所述的半導體裝置，其中該第一半導體層包括一第一部分以及不連接至該第一部分的一第二部分。34.如權利要求33所述的半導體裝置，還包括一間隔件結構，從該第一半導體層的該第一部分的一第一側壁延伸至該第一半導體層的該第二部分的一第二側壁。35.一種半導體裝置的制造方法，包括：5在一基板的一有源區(qū)上方形成一柵極堆疊；在該開口中形成一源極/漏極區(qū)，該源極/漏極區(qū)包括硅鍺，且形成該源極/漏極區(qū)包沿該開口的一底部及多個側壁外延成長一第一半導體層，其中該第一半導體層具有一第一硼濃度；在該第一半導體層上方外延成長一第二半導體層，其中該第二半導體層具有一第二硼濃度，且該第二硼濃度大于該第一硼濃度；在該第二半導體層上方外延成長一第三半導體層，其中該第三半導體層具有一第三硼濃度，且該第三硼濃度大于該第二硼濃度；以及在該第三半導體層上方外延成長一第四半導體層，其中該第四半導體層具有一第四硼濃度，且該第四硼濃度小于該第三硼濃度。36.如權利要求35所述的半導體裝置的制造方法，其中該第一半導體層具有一第一鍺濃度。37.如權利要求36所述的半導體裝置的制造方法，其中該第二半導體層具有一第二鍺濃度，且該第二鍺濃度大于該第一鍺濃度。38.如權利要求37所述的半導體裝置的制造方法，其中該第三半導體層具有一第三鍺濃度，且該第三鍺濃度大于該第二鍺濃度。39.如權利要求38所述的半導體裝置的制造方法，其中該第四半導體層具有一第四鍺濃度，且該第四鍺濃度小于該第三鍺濃度。40.如權利要求35所述的半導體裝置的制造方法，其中該第一半導體層包括一第一部分以及不連接至該第一部分的一第二部分。6半導體裝置技術領域[0001]本公開實施例有關于一種半導體裝置及其制造方法，特別是有關于一種包括具有不同鍺濃度的半導體層的源極/漏極區(qū)的半導體裝置及其制造方法。背景技術[0002]半導體裝置用于各種電子應用中，例如個人電腦、手機、數碼相機和其他電子設備。通常是透過在半導體基板上方依序沉積絕緣或介電層、導電層和半導體層材料，并利用光刻制程以圖案化各種材料層來在半導體基板上形成電路元件和部件來制造半導體裝置。[0003]半導體產業(yè)透過不斷地縮小最小特征尺寸以持續(xù)改良各種電子元件(例如：晶體著最小特征尺寸的縮小，產生出應解決的額外問題。發(fā)明內容[0004]本公開實施例提供一種半導體裝置，包括：柵極堆疊以及源極/漏極區(qū)。前述柵極堆疊位于有源區(qū)上方。前述源極/漏極區(qū)位于前述有源區(qū)中且鄰接于前述柵極堆疊，前述源極/漏極區(qū)包括：第一半導體層、第二半導體層、第三半導體層半導體層具有第一鍺濃度。前述第二半導體層位于前述第一半導體層上方，其中前述第二半導體層具有第二鍺濃度，且前述第二鍺濃度大于前述第一鍺濃度。前述第三半導體層位于前述第二半導體層上方，其中前述第三半導體層具有第三鍺濃度，且前述第三鍺濃度大于前述第二鍺濃度。前述第四半導體層位于前述第三半導體層上方，其中前述第四半導體層具有第四鍺濃度，且前述第四鍺濃度小于前述第三鍺濃度。[0005]本公開實施例提供一種半導體裝置，包括：柵極堆疊、外延源極/漏極區(qū)以及接觸插頭(contactplug)。前述柵極堆疊位于有源區(qū)上方。前述外延源極/漏極區(qū)位于前述有源半導體層、第三半導體層以及第四半導體層。前述第一半導體層具有第一硼濃度。前述第二半導體層位于前述第一半導體層上方，其中前述第二半導體層具有第二硼濃度，且前述第二硼濃度大于前述第一硼濃度。前述第三半導體層位于前述第二半導體層上方，其中前述第三半導體層具有第三硼濃度，且前述第三硼濃度大于前述第二硼濃度。前述第四半導體層位于前述第三半導體層上方，其中前述第四半導體層具有第四硼濃度，且前述第四硼濃度小于前述第三硼濃度。前述接觸插頭位于前述外延源極/漏極區(qū)上方，其中前述接觸插頭延伸通過前述第四半導體層，且延伸至前述第三半導體層中。[0006]本公開實施例提供一種半導體裝置的制造方法，包括：在有源區(qū)上方形成柵極堆疊；在前述有源區(qū)中且鄰接于前述柵極堆疊處形成開口；以及在前述開口中形成源極/漏極區(qū)。形成前述源極/漏極區(qū)包括：沿前述開口的底部及側壁外延成長第一半導體層，其中前述第一半導體層具有第一鍺濃度；在前述第一半導體層上方外延成長第二半導體層，其中前述第二半導體層具有第二鍺濃度，且前述第二鍺濃度大于前述第一鍺濃度；在前述第二7半導體層上方外延成長第三半導體層，其中前述第三半導體層具有第三鍺濃度，且前述第三鍺濃度大于前述第二鍺濃度；以及在前述第三半導體層上方外延成長第四半導體層，其中前述第四半導體層具有第四鍺濃度，且前述第四鍺濃度小于前述第三鍺濃度。附圖說明[0007]根據以下的詳細說明并配合所附附圖以更加了解本公開實施例的概念。應注意的是，根據本產業(yè)的標準慣例，附圖中的各種特征未必按照比例繪制。事實上，可能任意地放大或縮小各種特征的尺寸，以做清楚的說明。[0008]圖1繪示根據一些實施例的鰭式場效晶體管(FinField-effecttransistor;FinFET)的立體圖。繪示根據一些實施例的制造鰭式場效晶體管的中間階段的剖視圖。[0010]圖18繪示根據一些實施例的鰭式場效晶體管的剖視圖。[0011]圖19繪示根據一些實施例的鰭式場效晶體管的剖視圖。[0012]圖20繪示根據一些實施例的鰭式場效晶體管的剖視圖。[0013]圖21繪示根據一些實施例的形成半導體裝置的方法的流程圖。[0017]51分隔線[0018]52鰭片[0019]54絕緣材料[0020]56隔離區(qū)(淺溝槽隔離區(qū))[0021]58通道區(qū)[0022]60虛設介電層[0023]62虛設柵極層[0024]64掩模層[0025]72虛設柵極[0026]74掩模[0027]80柵極密封間隔件[0028]82源極/漏極區(qū)(外延源極/漏極區(qū))[0029]82A第一層[0030]82B第二層[0031]82C第三層[0032]82D第四層[0033]86柵極間隔件[0035]87接觸蝕刻停止層888第一層間介電層90凹陷92柵極介電層94柵極電極94A襯墊層94B功函數調諧層94C填充材料96柵極掩模108第二層間介電層110柵極接觸112源極/漏極接觸114硅化物層2100方法具體實施方式[0053]以下的公開內容提供許多不同的實施例或范例以實施本公開實施例的不同特征。以下敘述構件及配置的特定范例，以簡化本公開實施例的說明。當然，這些特定的范例僅為示范并非用以限定本公開實施例。例如，在以下的敘述中提及第一特征形成于第二特征上或上方，即表示其可包括第一特征與第二特征是直接接觸的實施例，亦可包括有附加特征形成于第一特征與第二特征之間，而使第一特征與第二特征可能未直接接觸的實施例。另外，本公開在各種范例中可能重復使用相同的參考標號及/或符號。這些重復本身非用以指定所討論的不同實施例及/或結構之間的關系。的」及類似的用詞，以便于描述附圖中繪示的一個元件或特征與另一個(些)元件或特征之間的關系。除了在附圖中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置的不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位),且在此使用的空間相關詞也可依此做同樣的解釋。[0055]以下將配合特定背景說明實施例，亦即，半導體裝置的源極/漏極區(qū)及其制造方法。在本公開中所呈現的各種實施例以利用后柵極(gate-last)制程所形成的鰭式場效晶體管裝置的背景來說明。在其他實施例中，可使用先柵極(gate-first)制程。此外，一些實施例考量用于平面晶體管裝置、多柵極晶體管裝置、二維(2D)晶體管裝置、環(huán)繞式柵極晶體管裝置、納米線晶體管裝置或其他類似裝置的方面。舉例而言，本公開中所述的各種實施例允許形成硅鍺(SiGe?-x,其中x可介于0到1的范圍內)源極/漏極區(qū)，其包括多個具有不同鍺與摻雜物(例如硼)濃度的層。本公開中所述的各種實施例更允許降低半導體裝置的源極/漏極阻抗，并改善接點與各源極/漏極區(qū)之間介面的穩(wěn)定性。9[0056]圖1繪示根據一些實施例的鰭式場效晶體管(FinField-effecttransistor;FinFET)的立體圖。鰭式場效晶體管包括位于基板50(例如半導體基板)上的鰭片52.隔離區(qū)56設置于基板50中，且鰭片52從相鄰的隔離區(qū)56之間凸出于其上。雖然隔離區(qū)56說明/繪示為與基板50分開，但在本公開中所使用的用語「基板」可用以指稱半導體基板或包括隔離區(qū)的半導體基板。此外，雖然鰭片52繪示為與基板50相同且連續(xù)的材料，但鰭片52及/或基板50可包括單一材料或多種材料。在本文中，鰭片52是指在相鄰的隔離區(qū)56之間延伸的部分。[0057]柵極介電層92沿著鰭片52的側壁并位于鰭片52的頂面上方，且柵極電極94位于柵極介電層92上方。源極/漏極區(qū)82相對于柵極介電層92和柵極電極94設置在鰭片52的相對兩側。圖1更繪示用于后續(xù)附圖中的參考截面。截面A-A是沿柵極電極94的縱軸及例如垂直于鰭式場效晶體管的源極/漏極區(qū)82之間電流方向的方向。截面B-B垂直于截面A-A,且沿鰭片52的縱軸及例如鰭式場效晶體管的源極/漏極區(qū)82之間電流的方向。截面C-C平行于截面A-A,且延伸通過鰭式場效晶體管的源極/漏極區(qū)82。為了清楚起見，后續(xù)附圖是有關于這些參考截面。繪示根據一些實施例的制造鰭式場效晶體管的中間階段的剖視圖。圖2至7繪示圖1中所示的參考截面A-A,除了多個鰭片/鰭式場效晶體管是沿圖1中所示的參考截面A-A來繪示。圖[0059]在圖2中，提供基板50。基板50可以是半導體基板，例如塊狀半導體(bulksemiconductor)、絕緣體上半導體(semiconductor-on-insulator;SOI)基板或其他類似的可摻雜(例如使用p型或n型摻雜劑)或未摻雜基板?；?0可以為晶片(例如硅晶片)。一般而言，絕緣體上半導體基板為形成在絕緣層上的一層半導體材料。舉例而言，絕緣層可以是埋入式氧化物(buriedoxide;BOX)層、氧化硅層或其他類似的層。亦可使用其他基板(例如多層基板或梯度基板(gradientsubstrate))。在一些實施例中，基板50的半導體材料可包半導體(包括硅鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或砷磷化鎵銦(GaInAsP))或前述的組合。[0060]基板50具有區(qū)域50N及區(qū)域50P。區(qū)域50N可用于形成n型裝置(例如n型金屬氧化物半導體(n-typemetal-oxide-semiconductor;NMOS)晶體管、n型鰭式場效晶體管)。區(qū)域50P可用于形成p型裝置(例如p型金屬氧化物半導體(p-typemetal-oxide-semiconductor;PMOS)晶體管、p型鰭式場效晶體管)。區(qū)域50N可與區(qū)域50P物理性地分開(如圖所示由分隔線51分開),且可在區(qū)域50N和區(qū)域50P之間設置任意數量的裝置特征(例基板50中蝕刻溝槽而在基板50中形成鰭片52。蝕刻可以是任何可接受的蝕刻制程，例如反的蝕刻制程或前述的組合。蝕刻可以是非等向性的。[0062]可由任何適合的方式將鰭片圖案化。舉例而言，可利用一或多個光刻制程(包括雙重圖案化制程或多重圖案化制程)將鰭片圖案化。一般而言，雙重圖案化制程或多重圖案化制程合并光刻制程和自對準制程，允許產生例如具有間距小于其他利用單一、直接光刻制程可獲得的圖案。舉例而言，在一實施例中，利用光刻制程在基板上方形成犧牲層并將其圖案化。利用自對準制程在圖案化犧牲層旁形成間隔件，接著，移除犧牲層，且可使用剩余的間隔件來將鰭片圖案化。[0063]在圖4中，在基板50上方及相鄰的鰭片52之間形成絕緣材料54。絕緣材料54可以是氧化物(例如氧化硅)、氮化物、其他類似的化合物或前述的組合，且可透過高密度等離子體化學氣相沉積(highdensityplasmachemicalvapordeposition;HDP-CVD)、流動式化學氣相沉積(flowableCVD;FCVD,例如在遠端等離子體系統(tǒng)中以化學氣相沉積為基礎的材料沉積，而后固化以將其轉換成另一材料，例如氧化物)、其他類似的方式或前述的組合來形成絕緣材料54?？墒褂萌魏慰山邮艿闹瞥虂硇纬善渌^緣材料。在所示的實施例中，絕緣材料54是透過流動式化學氣相沉積制程所形成的氧化硅。一旦形成絕緣材料，可執(zhí)行退火制程。在一實施例中，形成絕緣材料54,使得過剩的絕緣材料54覆蓋鰭片52。雖然絕緣材料54繪示為單層，一些實施例可使用多層。舉例而言，在一些實施例中，可先沿基板50的表面和鰭片52形成襯墊(未圖示)。之后，可在襯墊上方形成如上所述的填充材料。[0064]在圖5中，對絕緣材料54施加移除制程，以移除鰭片52上方過剩的絕緣材料54.在一些實施例中，可使用平坦化制程(例如化學機械研磨(chemicalmechanicalpolish;顯露出鰭片52,使得鰭片52和絕緣材料54的頂面齊平。[0065]在圖6中，使絕緣材料54凹陷以形成淺溝槽隔離(ShallowTrenchIsolation;STI)區(qū)56。使絕緣材料54凹陷，使得在區(qū)域50N和區(qū)域50P中的鰭片52的上部從相鄰的淺溝槽隔離區(qū)56之間凸出。此外，淺溝槽隔離區(qū)56的頂面可具有如圖所示的平坦表面、凸面、凹面(例如凹陷)或前述的組合。淺溝槽隔離區(qū)56的頂面可透過適當的蝕刻形成平坦狀、凸出及/或凹陷。可利用可接受的蝕刻制程，例如對于絕緣材料54的材料具選擇性的蝕刻制程(例如以相較于鰭片52的材料更快的速率蝕刻絕緣材料54的材料)來使淺溝槽隔離區(qū)56凹陷。舉例而言，可使用例如稀釋氫氟酸(dilutehydrofluoric;dHF)以適合的蝕刻制程化學移除氧化物。[0066]有關于圖2至6所述的制程僅作為如何可形成鰭片52的一范例。在一些實施例中，可透過外延成長制程來形成鰭片。舉例而言，可在基板50的頂面上方形成介電層，且可穿過介電層蝕刻出溝槽，以暴露下方的基板50?？稍跍喜壑型庋映砷L同質外延(homoepitaxial)結構，且可使介電層凹陷使得同質外延結構從介電層凸出以形成鰭片。另外，在一些實施例上方外延成長與鰭片52不同的材料。在此實施例中，鰭片52包括凹陷的材料以及在凹陷材料上方設置的外延成長材料。在又另一實施例中，可在基板50的頂面上方形成介電層，且可穿過介電層蝕刻出溝槽。可利用與基板50不同的材料在溝槽中外延成長異質外延(heteroepitaxial)結構，且可使介電層凹陷使得異質外延結構從介電層凸出以形成鰭片52。在外延成長同質外延結構或異質外延結構的一些實施例中，盡管原位(insitu)和注入摻雜可一并使用，在成長期間可原位摻雜外延成長材料，其可省略先前及后續(xù)的注入制程。[0067]另外，有利的是可在區(qū)域50N(例如n型金屬氧化物半導體區(qū))中外延成長與區(qū)域1150P(例如p型金屬氧化物半導體區(qū))不同的材料。在各種實施例中，鰭片52的上部可由硅鍺(SiGe1-x,其中x可介于0到1的范圍內)、碳化硅、純的或大致上純的鍺、三五族化合物半導體、二六族化合物半導體或其他類似的材料所形成。舉例而言，用以形成三五族化合物半導體的可用材料包括砷化銦(InAs)、砷化鋁(AlAs)、砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、砷化銦鎵(InGaAs)、砷化銦鋁(InAlAs)、銻化鎵(GaSb)、銻化鋁(AlSb)、磷化鋁(A1P)、磷化鎵(GaP)及其他類似的材料，[0068]另外在圖6中，可在鰭片52及/或基板50中形成適當的井(未圖示)。在一些實施例中，可在區(qū)域50N中形成p井，并在區(qū)域50P中形成N井，在50P中形成P井或N井。在具有不同井方式的實施例中，可利用光致抗蝕劑或其他掩模(未圖示)來達成區(qū)域50N和區(qū)域50P的不同注入步驟。舉例而言，可在區(qū)域50N中的鰭片52和淺溝槽隔離區(qū)56上方形成光致抗蝕劑。將光致抗蝕劑圖案化以暴露基板50的區(qū)域50P(例如p型金屬氧化物半導體區(qū))?？赏高^旋涂(spin-on)技術來形成光致抗蝕劑，并可利用可接受的光刻技術將光致抗蝕劑圖案化。一旦將光致抗蝕劑圖案化，在區(qū)域50P執(zhí)行n型雜質注入，且光致抗蝕劑可作為掩模以大致上避免n型雜質注入區(qū)域50N(例如n型金屬氧化物半導體區(qū))例如介于約101?cm?3至約101?cm3之間。在注入之后，透過例如可接受的灰化制程來移除光致抗蝕劑。[0069]在注入區(qū)域50P之后，在區(qū)域50P中的鰭片52和淺溝槽隔離區(qū)56上方形成光致抗蝕劑。將光致抗蝕劑圖案化以暴露基板50的區(qū)域50N(例如n型金屬氧化物半導體區(qū))。可透過旋涂技術來形成光致抗蝕劑，并可利用可接受的光刻技術將光致抗蝕劑圖案化。一旦將光致抗蝕劑圖案化，在區(qū)域50N執(zhí)行p型雜質注入，且光致抗蝕劑可作為掩模以大致上避免p型雜質注入區(qū)域50P(例如p型金屬氧化物半導體區(qū))中。p型雜質可以是硼、二氟化硼、銦或其他類似的物質，以等于或小于101?cm?3的濃度注入區(qū)域中，例如介于約101?cm?3至約101cm3之間。在注入之后，透過例如可接受的灰化制程來移除光致抗蝕劑。[0070]在執(zhí)行區(qū)域50N和區(qū)域50P的注入之后，可執(zhí)行退火以活化所注入的p型及/或n型雜質。在一些實施例中，盡管原位和注入摻雜可一并使用，可在成長期間原位摻雜外延鰭片[0071]在圖7中，在鰭片52上形成虛設(dummy)介電層60。舉例而言，虛設介電層60可以是氧化硅、氮化硅、前述的組合或其他類似的物質，并可根據可接受的技術沉積或熱成長。在虛設介電層60上方形成虛設柵極層62,且在虛設柵極層62上方形成掩模層64?？稍谔撛O介電層60上方沉積虛設柵極層62并進行平坦化(例如透過化學機械研磨)。可在虛設柵極層62上方沉積掩模層64。虛設柵極層62可以是導電材料，并可選自于包括非晶硅、多晶硅 (polycrystalline-silicon/polysilicon)、多晶硅鍺(poly-crystallinesilicon-germanium;poly-SiGe)、金屬氮化物、金屬硅化物、金屬氧化物和金屬的群組。可透過物理氣相沉積(physicalvapordeposition;PVD)、化學氣相沉積、濺鍍沉積或本技術領域中已知且用以沉積導電材料的其他技術來沉積虛設柵極層62。虛設柵極層62可由相較于蝕刻隔離區(qū)具有高蝕刻選擇性的其他材料制成。掩模層64可例如包括氮化硅、氮氧化硅或其他類似的物質。在此范例中，單一虛設柵極層62和單一掩模層64形成在整個區(qū)域50N和區(qū)域50P。應注意的是，所示的虛設介電層60僅覆蓋鰭片52僅是為了說明的目的。在一些實施例中，可沉積虛設介電層60,使得虛設介電層60覆蓋淺溝槽隔離區(qū)56,并延伸于虛設柵極層62和淺溝槽隔離區(qū)56之間。中所示的結構可應用于區(qū)域50N和區(qū)域50P。以下將以文字配合各附圖說明區(qū)域50N和區(qū)域50P中的結構差異(如果有)。圖11B、11C繪示區(qū)域50P中的特征。[0073]在圖8A、8B中，可利用可接受的光刻和蝕刻技術將掩模層64(見圖7)圖案化，以形成掩模74。接著，可將掩模74的圖案轉移至虛設柵極層62。在一些實施例中(未圖示),亦可透過可接受的蝕刻技術將掩模74的圖案轉移至虛設介電層60,以形成虛設柵極72。虛設柵極72覆蓋鰭片52的各通道區(qū)58。可利用掩模74的圖案以將虛設柵極72的每一者從相鄰的虛設柵極物理性地分開。虛設柵極72亦可具有一縱向，其大致上垂直于各外延鰭片52的縱向。虛設柵極72為犧牲柵極，且后續(xù)將被替換柵極所替換，以下將進行更詳細地說明。因此，虛設柵極72亦可被稱作犧牲柵極。在其他實施例中，虛設柵極72并不會被替換，并留在所形成的鰭式場效晶體管裝置的最終結構中。[0074]另外在圖8A、8B中，可在虛設柵極72、掩模74及/或鰭片52的暴露表面上形成柵極密封間隔件80?？稍跓嵫趸虺练e之后進行非等向性蝕刻以形成柵極密封間隔件80。在形成柵極密封間隔件80之后，可進行輕度摻雜源極/漏極(lightlydopedsource/drain;LDD)區(qū)(未明確圖示)的摻雜。在具有不同裝置方式的實施例中，與上述第6圖中所述的注入相似，可在區(qū)域50N上方形成掩模(例如光致抗蝕劑),而暴露出區(qū)域50P。可將適當方式的(例如p型)雜質注入區(qū)域50P中的鰭片52,接著可移除光致抗蝕劑。接下來，可在區(qū)域50P上方形成掩模(例如光致抗蝕劑),而暴露出區(qū)域50N?？蓪⑦m當方式的(例如n型)雜質注入區(qū)域50N中的鰭片52,接著可移除光致抗蝕劑。n型雜質可以是上述n型雜質中的任一者，而p型雜質可以是上述p型雜質中的任一者。輕度摻雜源極/漏極區(qū)可具有介于約1015cm?3至約101?cm3之間的雜質濃度。可使用退火制程以活化所注入的雜質。[0075]在圖9A、9B中，在柵極密封間隔件80上沿虛設柵極72和掩模74的側壁形成有柵極間隔件86?？赏高^順應性地沉積絕緣材料，并接著非等向性地蝕刻絕緣材料來形成柵極間隔件86。柵極間隔件86的絕緣材料可以是氮化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、前述的組合或其他類似的化合物。在一些實施例中，柵極間隔件86可包括多個層(例如見圖11B、11C),且前述層包括不同的材料。[0076]在圖10A、10B中，在鰭片52中形成外延源極/漏極區(qū)82,以在各通道區(qū)58中施加應力，借以改良裝置的性能。外延源極/漏極區(qū)82形成在鰭片52中，使得每一個虛設柵極72設置于外延源極/漏極區(qū)82的各相鄰對之間。在一些實施例中，外延源極/漏極區(qū)82可延伸至鰭片52中，亦可穿透鰭片52。在一些實施例中，柵極間隔件86用以將外延源極/漏極區(qū)82從虛設柵極72分開一適當的側向距離，使得外延源極/漏極區(qū)82不會與鰭式場效晶體管后續(xù)所形成的柵極形成短路。[0077]可透過遮蓋區(qū)域50P(例如p型金屬氧化物半導體區(qū)),并蝕刻在區(qū)域50N中鰭片52的源極/漏極區(qū)以在鰭片52中形成凹陷，來形成區(qū)域50N中(例如n型金屬氧化物半導體區(qū))的外延源極/漏極區(qū)82。接著，在凹陷中外延成長區(qū)域50N中的外延源極/漏極區(qū)82。外延源極/漏極區(qū)82可包括任何可接受的材料，例如適用于n型鰭式場效晶體管的材料。舉例而言，如果鰭片52是硅，區(qū)域50N中的外延源極/漏極區(qū)82可包括在通道區(qū)58施加拉伸應變的材料，例如硅、碳化硅(SiP)、磷碳化硅(SiCP)、磷化硅(SiP)或其他類似的材料。在區(qū)域50N中的外延源極/漏極區(qū)82可具有從鰭片52的各表面升起的表面，且可具有端面(facet)。[0078]可透過遮蓋區(qū)域50N(例如n型金屬氧化物半導體區(qū)),并蝕刻在區(qū)域50P中鰭片52的源極/漏極區(qū)以在鰭片52中形成凹陷，來形成區(qū)域50P中(例如p型金屬氧化物半導體區(qū))的外延源極/漏極區(qū)82。接著，在凹陷中外延成長區(qū)域50P中的外延源極/漏極區(qū)82.外延源極/漏極區(qū)82可包括任何可接受的材料，例如適用于p型鰭式場效晶體管的材料。舉例而言，如果鰭片52是硅，區(qū)域50P中的外延源極/漏極區(qū)82可包括在通道區(qū)58施加壓縮應變的材源極/漏極區(qū)82可具有從鰭片52的各表面升起的表面，且可具有端面。[0079]與上述用以形成輕度摻雜源極/漏極區(qū)的制程相似，外延源極/漏極區(qū)82及/或鰭片52可注入摻雜劑以形成源極/漏極區(qū)，接著再進行退火制程。源極/漏極區(qū)可具有介于約101?cm?3至約1021cm?3之間的雜質濃度。用于源極/漏極區(qū)的n型及/或p型雜質可以是上述雜質的任何一者。在一些實施例中，可在成長期間原位摻雜外延源極/漏極區(qū)82。[0080]在進行用以形成區(qū)域50N和區(qū)域50P中的外延源極/漏極區(qū)82外延制程之后，外延源極/漏極區(qū)的上表面具有端面，其側向地向外延伸至鰭片52的側壁之外。在一些實施例中，這些端面會造成同一鰭式場效晶體管的相鄰的外延源極/漏極區(qū)82合并為一體，如圖仍保持分開。[0081]在圖11B、11C中，分別根據一些實施例繪示在區(qū)域50P中如圖10B、10C所示的詳細非等向性蝕刻制程并未從鰭片52之間的隔離區(qū)56完全移除層86A、86B的水平部分。在此實施例中，鰭片52之間的隔離區(qū)56是由層86A、86B的未移除的水平部分所覆蓋。[0082]另外在圖11B、11C中，區(qū)域50P中的外延源極/漏極區(qū)82包括摻雜硼(B)的硅鍺(SiGe?-x,其中x可介于0到1的范圍內)。在一些實施例中，外延源極/漏極區(qū)82的每一者包層82C亦可被稱作高濃度層。第四層82D亦可被稱作覆蓋層(caplayer)或保護層。在一些實施例中，第四層82D的厚度小于約5nm。[0083]在一些實施例中，第一層82A具有多個對應于各鰭片52的非連接部。在一些實施例中，第一層82A具有介于約0原子百分比(atomicpercent;at%)至約40原子百分比的鍺濃度。在一些實施例中，第一層82A具有介于約1019原子/立方公分至約1021原子/立方公分的硼濃度。在一些實施例中，第二層82B具有非平面的頂面。在一些實施例中，第二層82B具有介于約20原子百分比至約80原子百分比的鍺濃度。在一些實施例中，第二層82B具有介于約1020原子/立方公分至約5×1021原子/立方公分的硼濃度。在一些實施例中，第三層82C為襯墊于第二層82B的外表面的連續(xù)層。在一些實施例中，第三層82C的一部分會延伸至第二層82B中，使得第三層82C的一部分會插入于第二層82B的部分之間。在一些實施例中，第三層82C具有介于約20原子百分比至約100原子百分比的鍺濃度。在一些實施例中，第三層82C具有介于約5×1020原子/立方公分至約1022原子/立方公分的硼濃度。在一些實施例中，第四層82D為襯墊于第三層82C的外表面的連續(xù)層。在一些實施例中，第四層82D具有介于約0原子百分比至約40原子百分比的鍺濃度。在一些實施例中，第四層82D具有介于約5×1019原子/立方公分至約1021原子/立方公分的硼濃度。[0084]在一些實施例中，第二層82B的鍺濃度會大于第一層82A的鍺濃度。在一些實施例中，第二層82B的硼濃度會大于第一層82A的硼濃度。在一些實施例中，第三層82C的鍺濃度會大于第二層82B的鍺濃度。在一些實施例中，第三層82C的硼濃度會大于第二層82B的硼濃度。在一些實施例中，第四層82D的鍺濃度會小于第三層82C的鍺濃度。在一些實施例中，第四層82D的硼濃度會小于第三層82C的硼濃度。述的組合或其他類似的制程來外延成長外延源極/漏極區(qū)82。在外延源極/漏極區(qū)82是由摻雜硼的硅鍺所形成的一些實施例中，外延成長制程使用適合的硅前驅物、適合的鍺前驅物和適合的硼前驅物。硼前驅物提供用于在外延成長制程期間原位摻雜外延源極/漏極區(qū)82的硼源。在一些實施例中，適合的硅前驅物可以是硅烷(SiH?)、二氯硅烷(dichlorosilane;DCS)、乙硅烷(Si?H?)、前述的組合或其他類似的化合物。在一些實施例中，適合的鍺前驅物可以是甲鍺烷(GeH?)、乙鍺烷(Ge?H?)、前述的組合或其他類似的化合物。在一些實施例中，適合的硼前驅物可以是乙硼烷(B?H?)或其他類似的化合物。在一些實施例中，硅前驅物的流速是介于約0每分鐘標準毫升(standardcubiccentimeterperminute;sccm)至約1000sccm之間。在一些實施例中，鍺前驅物的流速是介于約0sccm至約1000sccm之間。在一些實施例中，硼前驅物的流速是介于約0sccm至約500sccm之間。在一些實施例中，外延成長制程是在約400℃至約800℃之間的溫度下執(zhí)行。在一些實施例中，外延成長制程是在約0.1Torr和300Torr之間的壓力下進行。[0086]在一些實施例中，可透過改變例如硅前驅物、鍺前驅物和硼前驅物的溫度和流速，延成長制程是在介于約400℃至約800℃的溫度下進行，其中鍺前驅物與硅前驅物的流速比介于約1至約4之間，且硼前驅物與硅前驅物的流速比介于約0.1至約1之間。在一些實施例中，用于形成第二層82B的外延成長制程是在介于約400℃至約800℃之間的溫度下進行，其中鍺前驅物與硅前驅物的流速比介于約1至約25之間，且硼前驅物與硅前驅物的流速比介于約0.1至約5之間。在一些實施例中，用于形成第三層82C的外延成長制程是在介于約400℃至約800℃的溫度下進行，其中鍺前驅物與硅前驅物的流速比介于約10至約40之間，且硼前驅物與硅前驅物的流速比介于約1至約10之間。在一些實施例中，用于形成第四層82D的外延成長制程是在介于約400℃至約800℃的溫度下進行，其中鍺前驅物與硅前驅物的流速比介于約1至約4之間，且硼前驅物與硅前驅物的流速比介于約0.1至約1之間。10B所示的結構上方。第一層間介電層88可由介電材料所形成，且可透過任何適合的方法(例如化學氣相沉積、等離子體增強化學氣相沉積(plasma-enhancedCVD;PECVD)或流動式化學氣相沉積)來沉積。介電材料可包括磷硅酸鹽玻璃硅酸鹽玻璃(Boro-SilicateGlass;BSG)、摻雜硼的磷硅酸鹽玻璃(Boron-DopedPhospho-SilicateGlass;BPSG)、未摻雜的硅酸鹽玻璃(undopedSilicateGlass;USG)或其他類似的材料?？赏高^任何可能使用的可接受制程形成其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contactetchstoplayer;CESL)87設置在第一層間介電層88與外延源極/漏極區(qū)氧氮化硅或其他類似的材料，其具有與上方的第一層間介電層88的材料不同的蝕刻速率。[0088]在圖13A、13B中，可執(zhí)行平坦化制程(例如化學機械研磨),以使第一層間介電層88的頂面與虛設柵極72或掩模74的頂面齊平。平坦化制程亦可移除虛設柵極72上的掩模74以及沿掩模74的側避的柵極密封間隔件80、柵極間隔件86的部分。在平坦化制程之后，虛設柵極72、柵極密封間隔件80、柵極間隔件86和第一層間介電層88的頂面是齊平的。如此一來，虛設柵極72的頂面會透過第一層間介電層88而暴露。在一些實施例中，在平坦化制程使第一層間介電層88的頂面與掩模74的頂面齊平的情況下，可保留掩模74。[0089]在圖14A、14B中，在一或多個蝕刻步驟中移除虛設柵極72和掩模74(若存在的話),進而形成凹陷90。亦可移除凹陷90中的虛設介電層60的部分。在一些實施例中，僅移除虛設柵極72,而保留虛設介電層60且暴露于凹陷90。在一些實施例中，從在晶粒的第一區(qū)(例如核心邏輯區(qū))中的凹陷90移除虛設介電層60,并保留在晶粒的第二區(qū)(例如輸入/輸出區(qū))中的凹陷90中的虛設介電層60。在一些實施例中，透過非等向性干式蝕刻制程移除虛設柵極72。舉例而言，蝕刻制程可包括利用選擇性蝕刻虛設柵極72而不會蝕刻第一層間介電層88或柵極間隔件86的反應氣體的干式蝕刻制程。每一個凹陷90會暴露出各鰭片52的通道區(qū)58.每一個通道區(qū)58設置于外延源極/漏極區(qū)82的相鄰對之間。在移除期間，當蝕刻虛設柵極72時，虛設介電層60可用作蝕刻停止層。接著，在移除虛設柵極72之后，可選擇性地移除虛設介電層60。[0090]在圖15A、15B中，形成柵極介電層92和柵極電極94以用于替換柵極。圖15C繪示圖15B的區(qū)域89的詳細視圖。柵極介電層92順應性地沉積在凹陷90(見圖14A、14B)中，例如在鰭片52的頂面和側壁上以及柵極密封間隔件80/柵極間隔件86的側壁上。柵極介電層92亦可形成在第一層間介電層88的頂面上。在一些實施例中，柵極介電層92包括氧化硅、氮化硅或前述的多層。在一些實施例中，柵極介電層92包括高介電常數(high-k)介電材料，且在這些實施例中，柵極介電層92可具有大于約7.0的介電常數值(k值)。柵極介電層92可包括金增強化學氣相沉積(PECVD)及其他類似的制程。在將虛設介電層60的部分保留在凹陷90中的實施例中，柵極介電層92包括虛設介電層60的材料(例如二氧化硅(SiO?))。[0091]柵極電極94分別沉積在柵極介電層92上，并填入凹陷90的剩余部分(見圖14A和14B)。舉例而言，雖然第15B中繪示單層柵極電極94,但是柵極電極94可包括任意數量的襯墊層94A、任意數量的功函數調諧層(workfunctiontuninglayers)94B和填充材料94C,前述的組合、前述的多層或其他類似的材料。在區(qū)域50N中，功函數調諧層94B可包括鈦多層或其他類似的材料。在區(qū)域50P中，功函數調諧層94B可包括氮化鈦(TiN)、氮化鎢(WN)、材料。在填入柵極電極94之后，可執(zhí)行平坦化制程(例如化學機械研磨)以移除柵極介電層92的過剩部分和柵極電極94的材料，其中前述過剩部分位在第一層間介電層88的頂面上方。因此，柵極電極94和柵極介電層92的材料的剩余部分形成所得到的鰭式場效晶體管的替換柵極。柵極電極94和柵極介電層92可統(tǒng)稱為「柵極堆疊」。柵極和柵極堆疊可沿著鰭片52的通道區(qū)58的側壁延伸。[0092]區(qū)域50N和區(qū)域50P中的柵極介電層92的形成可以同時進行，使得每個區(qū)域中的柵極介電層92是由相同的材料所形成。柵極電極94的形成亦可同時進行，使得每個區(qū)域中的柵極電極94是由相同的材料所形成。在一些實施例中，可透過不同的制程來形成每個區(qū)域中的柵極介電層92,使得柵極介電層92可以是不同的材料，以及/或者可透過不同的制程來形成每個區(qū)域中的柵極電極94,使得柵極電極94可以是不同的材料。當使用不同的制程時，可使用各種遮蓋步驟來遮蓋及暴露適當的區(qū)域。[0093]在圖16A、16B中，在第一層間介電層88上方沉積第二層間介電層108。在一些實施例中，第二層間介電層108是由流動式化學氣相沉積的方式所形成的流動式薄膜。在一些實施例中，第二層間介電層108是由介電材料(例如磷硅酸鹽玻璃、硼硅酸鹽玻璃、摻雜硼的磷硅酸鹽玻璃、未摻雜的硅酸鹽玻璃或其他類似的材料)所形成，且可由任何適合的方式(例如化學氣相沉積和等離子體增強化學氣相沉積)來沉積。在一些實施例中，在形成第二層間介電層108之前，使柵極堆疊(包括柵極介電層92以及對應且位在上方的柵極電極94)凹陷，使得在柵極堆疊正上方以及柵極間隔件86的相對部分之間形成凹陷，如圖16A、16B所示。柵極掩模96包括填入凹槽中的一或多層介電材料(例如氮化硅、氮氧化硅活其他類似的材料),接著進行平坦化制程以移除延伸至第一層間介電層88上方的介電材料的過剩部分。后續(xù)所形成的柵極接觸110(見圖17A、17B)會穿透柵極掩模96,以接觸凹陷的柵極電極94的頂[0094]在圖17A、17B中，根據一些實施例，形成柵極接觸110和源極/漏極接觸112以穿過第二層間介電層108和第一層間介電層88.穿過第一層間介電層88和第二層間介電層108以形成用于源極/漏極接觸112的開口，且穿過第二層間介電層108和柵極掩模96以形成用于柵極接觸110的開口?？墒褂每山邮艿墓饪毯臀g刻技術來形成開口。在形成用于源極/漏極接觸112的開口之后，穿過用于源極/漏極接觸112的開口來形成硅化物層114。在一些實施例中，金屬材料沉積在用于源極/漏極接觸112的開口中。金屬材料可包括鈦(Ti)、鈷(Co)、(Rh)、鈮(Nb)、前述的組合或其他類似的材料，且可利用物理氣相沉積、濺鍍或其他制程來形成。隨后，執(zhí)行退火制程以形成硅化物層114。在外延源極/漏極區(qū)82包括硅的一些實施例中，退火制程會使金屬材料與硅反應，以在金屬材料與外延源極/漏極區(qū)82之間的界面處形成金屬材料的硅化物。在形成硅化物層114之后，使用適合的移除制程來移除金屬層的未反應部分。隨后，在用于源極/漏極接觸112的開口和用于柵極接觸110的開口中形成襯墊(例如擴散阻障層、接著層或其他類似的層)和導電材料。襯墊可行平坦化制程(例如化學機械研磨)以從第二層間介電層108的表面移除過剩的材料。剩余的襯墊和導電材料會在開口中形成源極/漏極接觸112和柵極接觸110。源極/漏極接觸112物理地且電性地耦接至外延源極/漏極區(qū)82。柵極接觸110物理地且電性地耦接至柵極電極94。源極/漏極接觸112和柵極接觸110可在不同的過程中形成，或者可在同一過程中形成。雖然顯示為形成在相同的截面中，但應理解的是，源極/漏極接觸112和柵極接觸110中的每一者可形成于不同的截面中，其可避免接觸的短路。[0095]在圖18中，繪示在根據一些實施例的區(qū)域50P中分別在圖17A和17B中所示結構的細節(jié)。圖18是沿著圖1中所示的參考截面C-C來繪示。在一些實施例中，形成用于源極/漏極接觸112的開口，使得開口延伸至各個外延源極/漏極區(qū)82中。在一些實施例中，每個開口都延伸穿過第四層82D,且暴露各個外延源極/漏極區(qū)82的第三層82C。在其他實施例中，每個開口可部分地延伸至各個外延源極/漏極區(qū)82的第三層82C中。在一些實施例中，源極/漏極接觸112會穿過硅化物層114電性耦接至第三層82C。由于第三層82C是具有高濃度鍺和硼的層，故會降低外延源極/漏極區(qū)82的阻抗。在源極/漏極接觸112和各個外延源極/漏極區(qū)82之間的介面處的源極/漏極接觸112的寬度W?可大約等于鰭片52的間距。在一些實施例中，[0096]圖19繪示根據一些實施例的鰭式場效晶體管的剖視圖。圖19是沿著圖1中所示的參考截面C-C來繪示，除了多鰭片/鰭式場效晶體管之外。圖19所示的結構與圖18所示的結構相似，其中相似的特征由相似的表號來標示，且在本公開中將不再重復說明相似的特征。的制程步驟來形成圖19所示的結構，且在本公開中將不再重復說明。在所示的實施例中，在源極/漏極接觸112和各個外延源極/漏極區(qū)82之間的介面處的源極/漏極接觸112的寬度W?可小于鰭片52的間距。[0097]圖20繪示根據一些實施例的鰭式場效晶體管的剖視圖。圖20是沿著圖1中所示的參考截面C-C來繪示，除了多鰭片/鰭式場效晶體管之外。圖20所示的結構與圖18所示的結構相似，其中相似的特征由相似的表號來標示，且在本公開中將不再重復說明相似的特征。圖的制程步驟來形成圖20所示的結構，且在本公開中將不再重復說明。在所示的實施例中，在源極/漏極接觸112和各個外延源極/漏極區(qū)82之間的介面處的源極/漏極接觸112的寬度W可大于鰭片52的間[0098]圖21繪示根據一些實施例的形成半導體裝置的方法2100的流程圖。方法2100從步驟2101開始，其中在有源區(qū)(例如圖8A和8B圖中所示的鰭片52)上方形成犧牲柵極(例如圖有源區(qū)中形成外延源極/漏極區(qū)(例如圖11B和11C中所示的外延源極/漏極區(qū)82),如以上參所述。在步驟2105中，將犧牲柵極替換成替換柵極所述。在步驟2107中，形成接觸插頭(例如圖17A和17B中所示的[0099]根據一些實施例，一種半導體裝置包括：柵極堆疊以及源極/漏極區(qū)。前述柵極堆疊位于有源區(qū)上方。前述源極/漏極區(qū)位于前述有源區(qū)中且鄰接于前述柵極堆疊，前述源極/漏極區(qū)包括：第一半導體層、第二半導體層、第三半導體層半導體層具有第一鍺濃度。前述第二半導體層位于前述第一半導體層上方，其中前述第二半導體層具有第二鍺濃度，且前述第二鍺濃度大于前述第一鍺濃度。前述第三半導體層位于前述第二半導體層上方，其中前述第三半導體層具有第三鍺濃度，且前述第三鍺濃度大于前述第二鍺濃度。前述第四半導體層位于前述第三半導體層上方，其中前述第四半導體層具有第四鍺濃度，且前述第四鍺濃度小于前述第三鍺濃度。[0101]在一些實施例中，前述第一半導體層具有第一硼濃度。[0102]在一些實施例中，前述第二半導體層具有第二硼濃度，且前述第二硼濃度大于前述第一硼濃度。[0103]在一些實施例中，前述第三半導體層具有第三硼濃度，且前述第三硼濃度大于前述第二硼濃度。[0104]在一些實施例中，前述第四半導體層具有第四硼濃度，且前述第四硼濃度小于前述第三硼濃度。[0105]在一些實施例中，前述半導體裝置更包括接觸插頭，電性耦接至前述源極/漏極區(qū)，前述接觸插頭延伸通過前述第四半導體層，且延伸至前述第三半導體層中。[0106]在一些實施例中，前述第一半導體層包括多個非連接部。[0107]在一些實施例中，前述第二半導體層包括連續(xù)層，延伸于前述第一半導體層的相鄰非連接部之間。[0108]在一些實施例中，前述第三半導體層的一部分插入于前述第二半導體層的多個部分之間。[0109]根據另一些實施例，一種半導體裝置包括：柵極堆疊、外延源極/漏極區(qū)以及接觸插頭。前述柵極堆疊位于有源區(qū)上方。前述外延源極/漏極區(qū)位于前述有源區(qū)中且鄰接于前述柵極堆疊，前述外延源極/漏極區(qū)包括硅鍺，且包括：第一半導體層半導體層以及第四半導體