第1章FPGA硬件結(jié)構(gòu)1.1FPGA的可編程技術(shù)1.2FPGA的內(nèi)部結(jié)構(gòu)1.3XILINX公司主流產(chǎn)品介紹與器件選擇1.4本章小結(jié) 1.1FPGA的可編程技術(shù)

1.1.1基于SRAM的FPGA器件

這類產(chǎn)品是基于SRAM結(jié)構(gòu)的可再配置型器件，上電時(shí)要將配置數(shù)據(jù)讀入片內(nèi)SRAM中，配置完成就可進(jìn)入工作狀態(tài)。掉電后SRAM中的配置數(shù)據(jù)丟失，F(xiàn)PGA內(nèi)部邏輯關(guān)系隨之消失。這種基于SRAM的FPGA可以反復(fù)重新編程，這使得系統(tǒng)的“在線升級(jí)”變得非常容易。1.1.2反熔絲FPGA

反熔絲FPGA內(nèi)部具有反熔絲陣列開(kāi)關(guān)結(jié)構(gòu)，其邏輯功能的定義由專用編程器根據(jù)設(shè)計(jì)實(shí)現(xiàn)所給出的數(shù)據(jù)文件，對(duì)其內(nèi)部的反熔絲陣列開(kāi)關(guān)進(jìn)行燒錄，燒錄后形成實(shí)際的邏輯電路。這種器件的缺點(diǎn)是只能一次可編程；優(yōu)點(diǎn)是具有高抗干擾性和低功耗，適合于要求高可靠性、高保密性的定型產(chǎn)品。1.1.3基于Flash的FPGA

在這類FPGA器件中集成了SRAM和非易失性EEPROM兩類存儲(chǔ)結(jié)構(gòu)。其中SRAM用于在器件正常工作時(shí)對(duì)系統(tǒng)進(jìn)行控制，而EEPROM則用來(lái)配置SRAM。由于這類FPGA將EEPROM集成在基于SRAM工藝的現(xiàn)場(chǎng)可編程器件中，因而可以充分發(fā)揮EEPROM的非易失特性和SRAM的重配置性。掉電后，配置信息保存在片內(nèi)的EEPROM中，因此不需要片外的配置芯片，有助于降低系統(tǒng)成本、提高設(shè)計(jì)的安全性。

1.2FPGA的內(nèi)部結(jié)構(gòu)

每一個(gè)FPGA的生產(chǎn)廠商都有自己的FPGA內(nèi)部結(jié)構(gòu)體系，但各個(gè)廠商設(shè)計(jì)的基本原理都大同小異。下面以XILINX公司的產(chǎn)品為例介紹FPGA的內(nèi)部結(jié)構(gòu)。如圖1.2.1所示為XILINX公司一典型FPGA的內(nèi)部基本結(jié)構(gòu)，這一結(jié)構(gòu)由可配置邏輯模塊(CLB)、可配置I/O模塊、塊存儲(chǔ)器(BlockRAM)以及數(shù)字時(shí)鐘管理器(DCM)和乘法器模塊(Multiplier)等基本模塊構(gòu)成。圖1.2.1XILINX公司FPGA基本結(jié)構(gòu)1.2.1可配置邏輯模塊(CLB)

可配置邏輯模塊(CLB)包含了FPGA的可編程邏輯。如圖1.2.2所示為XILINX公司Spartan-3系列一個(gè)典型的CLB結(jié)構(gòu)，它由4個(gè)Slice和附加邏輯構(gòu)成，用于實(shí)現(xiàn)組合邏輯和時(shí)序邏輯。4個(gè)Slice通過(guò)一個(gè)內(nèi)部互聯(lián)線實(shí)現(xiàn)內(nèi)部互聯(lián)并與相鄰的CLB連接。開(kāi)關(guān)矩陣用來(lái)傳遞CLB中Slice的使能信號(hào)。其中右邊兩個(gè)Slice為邏輯型，簡(jiǎn)稱Slicel。其內(nèi)部包含了寄存器、進(jìn)位邏輯、查找表和算術(shù)邏輯。左邊兩個(gè)Slice則為存儲(chǔ)型，簡(jiǎn)稱Slicem。其內(nèi)部除了具有邏輯型Slice所有結(jié)構(gòu)外，還增加了基于查找表的16×1位分布式存儲(chǔ)器RAM和16位的移位寄存器。圖1.2.2CLB結(jié)構(gòu)圖

CLB細(xì)分后的Slice模塊中包含有4輸入函數(shù)發(fā)生器，可以用于實(shí)現(xiàn)4輸入查找表(LUT)、分布式存儲(chǔ)器RAM和16位基于查找表的移位寄存器(SRL16)，Slice內(nèi)部結(jié)構(gòu)如圖1.2.3所示。時(shí)序邏輯可配置為D觸發(fā)器或鎖存器。進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的算術(shù)處理速度。算術(shù)邏輯包括一個(gè)異或門(mén)和一個(gè)加速乘法運(yùn)算的“乘累加”邏輯門(mén)。每個(gè)CLB模塊既可以配置成分布式ROM，也可以配置成分布式RAM。圖1.2.3Slice結(jié)構(gòu)圖查找表(Look-UpTable)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)可配置的RAM。目前FPGA中大多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，EDA軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果寫(xiě)入LUT。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出存到RAM里對(duì)應(yīng)的結(jié)果。

如圖1.2.4所示，一個(gè)LUT可以隨意實(shí)現(xiàn)任意4輸入邏輯功能。圖1.2.4LUT功能實(shí)現(xiàn)圖1.2.5兩個(gè)LUT組合實(shí)現(xiàn)5輸入邏輯功能1.2.2可配置I/O模塊

可配置I/O模塊的作用是將外來(lái)信號(hào)輸入到芯片內(nèi)部，或?qū)⑿盘?hào)輸出芯片。圖1.2.6為Spartan-3E可配置I/O模塊的內(nèi)部結(jié)構(gòu)，主要分三部分：輸入通道、輸出通道和三態(tài)門(mén)通道。圖1.2.6可配置I/O模塊這三個(gè)通道都包含分別由時(shí)鐘雙沿控制的觸發(fā)器對(duì)，因此可以在單個(gè)IOB上實(shí)現(xiàn)DDR(Double-DataRate)輸入、輸出及三態(tài)控制。在DDR方式設(shè)計(jì)中，需要提供兩個(gè)占空比為50%的時(shí)鐘，分別提供給一對(duì)觸發(fā)器。DDR時(shí)鐘可以將一個(gè)時(shí)鐘反向后生成，也可以通過(guò)時(shí)鐘管理器輸出。

在輸入通道中，外部輸入信號(hào)都必須經(jīng)過(guò)一個(gè)可編程延時(shí)模塊，該模塊可保證輸入信號(hào)滿足建立時(shí)間(SetupTime)和保持時(shí)間(HoldTime)的要求。當(dāng)使用LVCMOS和LVTTL標(biāo)準(zhǔn)輸入時(shí)，Spartan-3E器件可以設(shè)置2mA、4mA、6mA、8mA、12mA、16mA和24mA七種輸出電流，為信號(hào)傳輸提供了多種電平選擇，從而改善板級(jí)信號(hào)的傳輸質(zhì)量。

Spartan-3E器件的IOB支持如下單端信號(hào)傳輸標(biāo)準(zhǔn)：

Low-VoltageTTL(LVTTL)，電壓為3.3V。

Low-VoltageCMOS(LVCMOS)，電壓為3.3V、2.5V、1.8V、1.5V或1.2V。

33MHz的PCI，電壓為3V(部分Spartan-3E器件PCI為66MHz)。

HSTLⅠ和HSTLⅢ，電壓為1.8V。

SSTL，電壓為1.8V和2.5V。

Spartan-3E器件的IOB還支持下面幾種差分傳輸標(biāo)準(zhǔn)：

LVDS。

BusLVDS。

Mini-LVDS。

RSDS。

DifferentialHSTL，電壓為1.8V。

DifferentialSSTL，電壓為2.5V或1.8V。

LVPECL，電壓為2.5V。在輸出通道中，來(lái)自FPGA內(nèi)部的信號(hào)經(jīng)過(guò)一對(duì)觸發(fā)器共同作用后，信號(hào)具有更充裕的保持時(shí)間，然后由三態(tài)門(mén)控制輸出。

在FPGA系統(tǒng)設(shè)計(jì)中，懸空的引腳容易接受外界電磁干擾；懸空的總線則會(huì)增加系統(tǒng)內(nèi)的噪聲、增加功率的損耗，并且具有產(chǎn)生潛在的不穩(wěn)定性的可能。在IOB模塊中，上拉/下拉電阻可將未使用的引腳固定接VCC或者接地，避免了引腳懸空帶來(lái)的不穩(wěn)定。1.2.3塊存儲(chǔ)器(BlockRAM)

Spartan-3E系列器件除了提供用CLB資源實(shí)現(xiàn)的存儲(chǔ)器之外，還提供了塊存儲(chǔ)器(BlockRAM)結(jié)構(gòu)。塊存儲(chǔ)器可以讓FPGA設(shè)計(jì)人員很方便地對(duì)大量數(shù)據(jù)進(jìn)行實(shí)時(shí)讀寫(xiě)操作，為數(shù)字信號(hào)處理提供了存儲(chǔ)空間的保證。每個(gè)塊存儲(chǔ)器為一個(gè)18K×1位的可配置、同步、全雙端口存儲(chǔ)器。該塊存儲(chǔ)器可配置成帶數(shù)據(jù)校驗(yàn)位的存儲(chǔ)器，包括16K的數(shù)據(jù)位和2K的奇偶校驗(yàn)位。不同型號(hào)的器件其存儲(chǔ)器的列數(shù)以及每列的塊數(shù)都不一樣，如表1.2.1所示。表1.2.1Spartan-3EBlockRAM資源數(shù)圖1.2.7雙端口模式圖1.2.8單端口模式兩種模式下的端口定義如下：

WE(包括WEA、WEB)：BlockRAM讀/寫(xiě)控制信號(hào)。當(dāng)EN(ENA、ENB)信號(hào)為高時(shí)，WE(WEA、WEB)=1表示對(duì)目標(biāo)地址進(jìn)行寫(xiě)操作，WE(WEA、WEB)=0表示對(duì)目標(biāo)地址進(jìn)行讀操作，其讀數(shù)據(jù)的方式由WRITE_MODE來(lái)設(shè)置。

EN(包括ENA、ENB)：BlockRAM使能信號(hào)。當(dāng)該控制腳為低時(shí)，寫(xiě)入和讀出操作無(wú)效，DO和DOP保持原有狀態(tài)和數(shù)據(jù)。

SSR(包括SSRA、SSRB)：BlockRAM的同步置位和復(fù)位控制信號(hào)，當(dāng)SSR(包括SSRA、SSRB)和EN(包括ENA、ENB)控制信號(hào)為高時(shí)，其DO和DOP的輸出為“1”或“0”，這取決于參數(shù)SRVAL。該控制信號(hào)不會(huì)影響存儲(chǔ)器內(nèi)容和其他端口的操作。

CLK(包括CLKA、CLKB)：BlockRAM的A口/B口時(shí)鐘控制信號(hào)。時(shí)鐘的極性可以選擇，既可以用時(shí)鐘的上升沿，也可以用時(shí)鐘的下降沿。

ADDR[r-1:0](包括ADDRA[rA-1:0]、ADDRB[rB-1:0])：BlockRAM地址輸入信號(hào)。用于讀/寫(xiě)塊存儲(chǔ)器內(nèi)部數(shù)據(jù)。地址線的寬度與配置的數(shù)據(jù)位數(shù)有關(guān)。

DI[W-P-1:0](包括DIA[W-PA-1:0]、DIB[W-PB-1:0])：BlockRAM的數(shù)據(jù)輸入。如果時(shí)鐘的使能信號(hào)(EN)和寫(xiě)使能信號(hào)(WE)為高電平，在時(shí)鐘信號(hào)(CLK)上升沿時(shí)，將該輸入端的數(shù)據(jù)寫(xiě)入到地址線所指定的存儲(chǔ)器中。

DIP[P-1:0](包括DIPA[PA-1:0]、DIPB[PB-1:0])：BlockRAM輸入數(shù)據(jù)的校驗(yàn)信號(hào)。如果時(shí)鐘的使能信號(hào)(EN)和寫(xiě)使能信號(hào)(WE)為高電平，在時(shí)鐘信號(hào)(CLK)上升沿時(shí)，將該輸入端的校驗(yàn)位數(shù)據(jù)寫(xiě)入到地址線所指定的存儲(chǔ)器中。

DO[W-P-1:0](包括DOA[W-PA-1:0]、DOB[W-PB-1:0])：BlockRAM的數(shù)據(jù)輸出。在讀操作和時(shí)鐘信號(hào)有效時(shí)，輸出數(shù)據(jù)。數(shù)據(jù)的讀模式可以設(shè)置。

DOP[P-1:0](包括DOPA[PA-1:0]、DOPB[PB-1:0])：BlockRAM輸出數(shù)據(jù)的校驗(yàn)位信號(hào)。在讀操作和時(shí)鐘信號(hào)有效時(shí)，輸出校驗(yàn)位數(shù)據(jù)。數(shù)據(jù)的讀模式可以設(shè)置。

雙口模式下塊存儲(chǔ)器的讀寫(xiě)操作如圖1.2.9所示。圖1.2.9雙端口塊存儲(chǔ)器的讀寫(xiě)操作在圖1.2.9中，方式1為對(duì)A口用相同地址進(jìn)行的同步讀和寫(xiě)操作；方式2為對(duì)B口用相同地址進(jìn)行的同步讀和寫(xiě)操作；方式3為用獨(dú)立的口地址對(duì)A口進(jìn)行的寫(xiě)操作，B口用另一個(gè)地址進(jìn)行讀操作，并且兩個(gè)口的數(shù)據(jù)寬度可以不一樣；方式4與方式3操作相同，只是數(shù)據(jù)流方向不同。在使用CoreGenerator(核生成工具)或?qū)υ创a例化時(shí)，需要對(duì)塊存儲(chǔ)器的一些參數(shù)進(jìn)行設(shè)置。其中比較重要的參數(shù)設(shè)置如下：

GSR：全局的置位和復(fù)位控制信號(hào)。該信號(hào)是FPGA器件的控制信號(hào)，塊存儲(chǔ)器本身沒(méi)有這個(gè)控制端。當(dāng)該信號(hào)有效時(shí)，塊存儲(chǔ)器的輸出為初始(INIT)值。該信號(hào)不會(huì)改變存儲(chǔ)器的內(nèi)容。

INIT_xx、INITP_xx：INIT_xx為數(shù)據(jù)的初始化值，INTP_xx為校驗(yàn)位的初始值。

在同時(shí)讀寫(xiě)B(tài)lockRAM的同一地址時(shí)，WRITE_MODE有三種處理模式。在設(shè)計(jì)時(shí)，可以用ISE8.2設(shè)計(jì)工具的模塊設(shè)計(jì)、約束設(shè)計(jì)和CoreGenerator來(lái)設(shè)置。

WRITE_FIRST(寫(xiě)優(yōu)先)模式：也稱為透明模式，為默認(rèn)狀態(tài)。在WRITE_FIRST模式下，同時(shí)讀寫(xiě)B(tài)lockRAM同一地址時(shí)，讀出的數(shù)據(jù)與寫(xiě)入的數(shù)據(jù)相同，如圖1.2.10所示。圖1.2.10WRITE_FIRST模式操作和時(shí)序

READ_FIRST(讀優(yōu)先)模式：在READ_FIRST模式下，同時(shí)讀寫(xiě)B(tài)lockRAM的同一地址時(shí)，先將該地址所指定緩沖器的數(shù)據(jù)讀出，在寫(xiě)操作時(shí)不影響該數(shù)據(jù)，如圖1.2.11所示。圖1.2.11READ_FIRST模式操作和時(shí)序

NO_CHANGE(輸出不變)模式：在NO_CHANGE模式下，同時(shí)讀寫(xiě)B(tài)lockRAM的同一地址時(shí)，數(shù)據(jù)僅寫(xiě)入相應(yīng)的緩沖器，而不影響輸出，輸出緩沖器保持上一次讀操作時(shí)的數(shù)據(jù)，如圖1.2.12所示。圖1.2.12NO_CHANGE模式操作和時(shí)序1.2.4數(shù)字時(shí)鐘管理器(DCM)

Spartan-3E系列器件的DCM由三部分組成：數(shù)字延遲鎖相環(huán)(DLL)、數(shù)字頻率合成器(DFS)和數(shù)字移相器(DPS)，如圖1.2.13所示。圖1.2.13Spartan-3EDCM模塊結(jié)構(gòu)

1．?dāng)?shù)字延遲鎖相環(huán)(DLL)

XILINX的FPGA器件都采用數(shù)字延遲鎖相環(huán)技術(shù)來(lái)消除時(shí)鐘相位的偏移，改變時(shí)鐘的頻率(倍頻或分頻)，調(diào)整時(shí)鐘輸出的相位等。DLL主要由可變延遲線、控制邏輯和時(shí)鐘分配網(wǎng)絡(luò)構(gòu)成，如圖1.2.14所示。時(shí)鐘分配網(wǎng)絡(luò)提供了處理后的時(shí)鐘信號(hào)(倍頻或分頻、相移等)圖1.2.14DLL模塊原理圖輸出和時(shí)鐘反饋控制信號(hào)(CLKFB)，控制邏輯根據(jù)輸入時(shí)鐘和輸出反饋時(shí)鐘信號(hào)的比較結(jié)果調(diào)整可變延遲線。通過(guò)在輸入時(shí)鐘和反饋時(shí)鐘之間插入延時(shí)，使輸入時(shí)鐘和輸出時(shí)鐘相位對(duì)齊。當(dāng)輸入時(shí)鐘信號(hào)上升沿和反饋時(shí)鐘信號(hào)上升沿相位一致時(shí)，時(shí)鐘延遲鎖相環(huán)將被鎖定，從而達(dá)到控制時(shí)鐘相位偏移的目的。

DLL的輸出和輸入信號(hào)及控制信號(hào)說(shuō)明如下：

CLKIN：DLL輸入時(shí)鐘信號(hào)，通常來(lái)自輸入全局緩沖器(IBUFG)或內(nèi)部全局緩沖器(BUFG)。

CLKFB：DLL的時(shí)鐘反饋信號(hào)，該反饋信號(hào)通常由CLK0或CLK2X輸出，并通過(guò)BUFG相連或通過(guò)芯片外部由IBUFG返回。

CLK0：DLL輸出時(shí)鐘信號(hào)，與CLKIN輸入時(shí)鐘同相。

CLK90：DLL輸出時(shí)鐘信號(hào)，與CLKIN輸入時(shí)鐘相位相差90°，在高頻模式?jīng)]有輸出。

CLK180：DLL輸出時(shí)鐘信號(hào)，與CLKIN輸入時(shí)鐘相位相差180°，在高頻模式下仍有輸出。

CLK270：DLL輸出時(shí)鐘信號(hào)，與CLKIN輸入時(shí)鐘相位相差270°，在高頻模式下沒(méi)有輸出。

CLK2X：DLL輸出時(shí)鐘信號(hào)，是CLKIN輸入時(shí)鐘頻率的2倍頻時(shí)鐘信號(hào)，在高頻模式下仍然有輸出。

CLKDV：DLL輸出時(shí)鐘信號(hào)，是CLKIN輸入時(shí)鐘的分頻時(shí)鐘信號(hào)。DLL支持的分頻系數(shù)有1.5、2、2.5、3、3.5、4、4.5、5、5.5、6、6.5、7、7.5、8、9、10、11、12、13、14、15和16分頻。

LOCKED：DLL狀態(tài)信號(hào)，當(dāng)該信號(hào)為高電平時(shí)，表示DLL已鎖定輸入時(shí)鐘信號(hào)。

RST：DLL復(fù)位控制信號(hào)，控制DLL的初始化。當(dāng)不用時(shí)，可以接地，DLL利用器件上電來(lái)進(jìn)行復(fù)位。

2．?dāng)?shù)字頻率合成器(DFS)

Spartan-3E系列器件在DLL模塊基礎(chǔ)上增加了數(shù)字頻率合成器(DFS)功能，為系統(tǒng)提供了更加豐富的頻率合成時(shí)鐘信號(hào)。數(shù)字頻率合成器共有CLKFX和CLKFX180兩個(gè)輸出時(shí)鐘信號(hào)。輸出時(shí)鐘的頻率由參數(shù)CLKFX_MULTIPLY和CLKFX_DIVIDE來(lái)決定。輸入頻率和輸出頻率之間的關(guān)系為：例如，輸入頻率為100MHz，當(dāng)M=5、D=11時(shí)，輸出頻率為45.45MHz。在DCM中，數(shù)字頻率合成器是一個(gè)獨(dú)立模塊，可單獨(dú)運(yùn)用，也可以與DLL一起使用。

3．?dāng)?shù)字移相器(DPS)

XILINX的FPGA器件普遍采用的DLL模塊可提供四個(gè)相位CLK0、CLK90、CLK180和CLK270的時(shí)鐘輸出信號(hào)。這種相移對(duì)DCM模塊來(lái)說(shuō)，是粗相移調(diào)整。通過(guò)DCM模塊的控制組件——數(shù)字移相器，還可提供具有動(dòng)態(tài)控制、高精度的相移時(shí)鐘輸出?？刂菩盘?hào)和狀態(tài)信號(hào)如下：

PSINCDEC：DCM控制信號(hào)。該信號(hào)控制輸出時(shí)鐘的相位動(dòng)態(tài)調(diào)整方向。當(dāng)其控制參數(shù)CLKOUT_PHASE_SHIFT=VARIABLE時(shí)，該控制信號(hào)有效。如果接高電平時(shí)，表示相位正調(diào)整；接低電平，表示相位負(fù)調(diào)整。如果CLKOUT_PHASE_SHIFT=NONE或CLKOUT_PHASE_SHIFT=FIXED，則該控制信號(hào)無(wú)效，需接地。

PSEN：DCM控制信號(hào)。該信號(hào)是輸出時(shí)鐘相位動(dòng)態(tài)調(diào)整的使能信號(hào)。當(dāng)控制參數(shù)CLKOUT_PHASE_SHIFT=VARIABLE時(shí)，該控制信號(hào)有效，否則該信號(hào)接地。

PSCLK：DCM的參考時(shí)鐘信號(hào)。該信號(hào)是輸出時(shí)鐘相位動(dòng)態(tài)調(diào)整的參考時(shí)鐘。可以采用與CLKIN同源的時(shí)鐘，也可以采用內(nèi)部或外部其他的時(shí)鐘信號(hào)。輸入時(shí)鐘頻率范圍為12～320MHz。當(dāng)控制參數(shù)CLKOUT_PHASE_SHIFT=VARIABLE時(shí)，該控制信號(hào)有效，否則該信號(hào)接地。

PSDONE：DCM狀態(tài)信號(hào)。該信號(hào)用于顯示輸出時(shí)鐘相位動(dòng)態(tài)調(diào)整是否正常。

STATUS[7:0]：DCM狀態(tài)信號(hào)。該信號(hào)用于顯示DCM的工作狀態(tài)。STATUS[0]表示移向器的參數(shù)設(shè)置是否溢出。

1.2.5硬件乘法器模塊(Multiplier)

為了提高數(shù)字處理能力，XILINX公司主流FPGA中通常嵌入硬件乘法器，Spartan-3E系列器件提供了大量的嵌入式18位×18位二進(jìn)制帶符號(hào)數(shù)乘法器。這些嵌入式硬件乘法器可實(shí)現(xiàn)18位×18位帶符號(hào)二進(jìn)制數(shù)高速乘法運(yùn)算。硬件乘法器模塊不僅可以通過(guò)交換矩陣與18Kb的塊存儲(chǔ)器配合使用，也可以單獨(dú)使用。如圖1.2.1所示，乘法器模塊的物理分布與塊存儲(chǔ)器的物理分布是一致的，兩個(gè)模塊彼此相鄰，這種結(jié)構(gòu)非常適合高速的數(shù)字信號(hào)處理。比如利用乘法器和塊存儲(chǔ)器可方便可靠地完成讀取、相乘、累加的多次迭代操作，非常適合實(shí)現(xiàn)高速的數(shù)字濾波器。

硬件乘法器模塊可以配置成異步乘法結(jié)構(gòu)，如圖1.2.15所示；也可以配置成帶鎖存器的乘法結(jié)構(gòu)，如圖1.2.16所示。圖1.2.15異步18位硬件乘法器圖1.2.16帶有鎖存器的18位硬件乘法器

1.3XILINX公司主流產(chǎn)品介紹與器件選擇

1.3.1主流FPGA產(chǎn)品

XILINX的主流FPGA產(chǎn)品分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列。這類FPGA一般應(yīng)用在對(duì)性能要求不是很高的系統(tǒng)中，如工業(yè)控制、消費(fèi)電子、汽車(chē)電子等領(lǐng)域。另外一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列。這類FPGA一般應(yīng)用在對(duì)性能要求比較高的系統(tǒng)中，如通信、圖像處理等領(lǐng)域。用戶可以根據(jù)自己的實(shí)際應(yīng)用要求，綜合考慮設(shè)計(jì)中對(duì)FPGA的容量、功耗、封裝類型等指標(biāo)對(duì)器件進(jìn)行選擇。一般來(lái)說(shuō)，在技術(shù)指標(biāo)都可以滿足的情況下，優(yōu)先選擇低成本器件。

Spartan-3/3L：新一代FPGA產(chǎn)品，結(jié)構(gòu)與Virtex-2類似，全球第一款90nm工藝FPGA，1.2V內(nèi)核，于2003年開(kāi)始陸續(xù)推出。表1.3.1為Spartan-3/3L器件資源表。

Spartan-3E：XILINX推出的低成本FPGA，基于Spartan-3/3L，對(duì)性能和成本進(jìn)一步優(yōu)化，性價(jià)比很高，具有良好的市場(chǎng)。本書(shū)中涉及到的實(shí)驗(yàn)都是在Spartan-3E上完成調(diào)試的。表1.3.2為Spartan-3E器件資源表。

Virtex-5：最新的FPGA產(chǎn)品，65nm，在工藝、架構(gòu)、硬IP、封裝方面都有創(chuàng)新。核電壓降低為1.0V，使得動(dòng)態(tài)功耗降低了35%左右。

Virtex-4：XILINX新一代高端FPGA產(chǎn)品，包含三個(gè)子系列：LX、SX和FX。

Virtex-4各項(xiàng)指標(biāo)比上一代Virtex-2均有很大提高，獲得2005年EDN雜志最佳產(chǎn)品稱號(hào)，是未來(lái)幾年XILINX在高端FPGA市場(chǎng)中的最重要的產(chǎn)品。

Virtex-4SX：側(cè)重?cái)?shù)字信號(hào)處理，DSP模塊比較多，2006年年初開(kāi)始量產(chǎn)。表1.3.3為Virtex-4SX系列器件資源表。

Virtex-4LX：側(cè)重普通邏輯應(yīng)用，2005年年底開(kāi)始量產(chǎn)。表1.3.4為Virtex-4LX系列器件資源表。

Virtex-4FX：集成PowerPC和高速接口收發(fā)模塊，2006年年初開(kāi)始量產(chǎn)。表1.3.5為Virtex-4FX系列器件資源表。

Virtex-2：2002年推出，0.15μm工藝，1.5v內(nèi)核，大規(guī)模高端FPGA產(chǎn)品。表1.3.6為Virter-2系列器件資源表。

Virtex-2Pro：基于Virtex-2的結(jié)構(gòu)，內(nèi)部集成CPU和高速接口的FPGA產(chǎn)品。在高速數(shù)據(jù)接口處理方面性能卓越，可實(shí)現(xiàn)系統(tǒng)級(jí)芯片。表1.3.7為Virtex-2Pro系列器件資源表。

Virtex-2Pro是XILINX第一款集成PowerPC和高速收發(fā)模塊的FPGA，由于Virtex-4FX器件的推出，推薦使用Virtex-2Pro的用戶轉(zhuǎn)到Virtex-4FX器件上。1.3.2器件的選擇

面對(duì)眾多FPGA型號(hào)，選擇一塊適合自己設(shè)計(jì)需要的FPGA非常重要。FPGA內(nèi)部結(jié)構(gòu)的知識(shí)和項(xiàng)目設(shè)計(jì)的要求是考慮選擇哪一款FPGA用于設(shè)計(jì)的判斷標(biāo)準(zhǔn)。在做出決定的時(shí)候，一般