(19)國(guó)家知識(shí)產(chǎn)權(quán)局(12)發(fā)明專利地址518001廣東省深圳市羅湖區(qū)深南東(72)發(fā)明人李鴻鑫樊麗娟安宇翟鶴峰張帆嚴(yán)玉婷公司44224審查員于景設(shè)備和介質(zhì)本申請(qǐng)涉及一種交直流電力系統(tǒng)的仿真方對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)電網(wǎng)基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型基于第一處理器獲取第二處理器的直流仿真結(jié)果，真結(jié)果和直流仿真結(jié)果，確定待仿真電網(wǎng)的完21.一種交直流電力系統(tǒng)的仿真方法，其特征在于，所述方法包括：對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)；基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)仿真結(jié)果；基于所述第一處理器獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并基于所述第一處理器，間隔固定時(shí)長(zhǎng)獲取所述直流系統(tǒng)仿真結(jié)果；將所述固定時(shí)長(zhǎng)內(nèi)的所述直流系統(tǒng)仿真結(jié)果取平均值，得到平均直流系統(tǒng)仿真結(jié)果，所述平均直流系統(tǒng)仿真結(jié)果包括平均直流系統(tǒng)側(cè)的電流和平均直流系統(tǒng)側(cè)的電壓，所述固定時(shí)長(zhǎng)大于第一預(yù)設(shè)仿真步長(zhǎng)；通過(guò)如下公式，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果：所述平均直流系統(tǒng)側(cè)的電流，,B?=,Z為貝瑞隆傳輸線路模型的線路波阻抗，R為所述貝瑞隆傳輸線路模型的線路集基于所述第二處理器獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)，包括：根據(jù)所述待仿真電網(wǎng)構(gòu)建貝瑞隆傳輸線路模型；根據(jù)所述貝瑞隆傳輸線路模型，獲取所述貝瑞隆傳輸線路模型兩側(cè)的電壓和電流，所述貝瑞隆傳輸線路模型兩側(cè)的電壓和電流包括待仿真電網(wǎng)直流系統(tǒng)側(cè)的電壓和電流以及交流系統(tǒng)側(cè)的電壓和電流；根據(jù)所述貝瑞隆傳輸線路模型，根據(jù)所述待仿真電網(wǎng)的交流系統(tǒng)側(cè)的電壓、交流系統(tǒng)側(cè)的電流、直流系統(tǒng)側(cè)的電壓、直流系統(tǒng)側(cè)的電流，對(duì)所述待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)。3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述根據(jù)所述貝瑞隆傳輸線路模型，根據(jù)所述待仿真電網(wǎng)的交流系統(tǒng)側(cè)的電壓、交流系統(tǒng)側(cè)的電流、直流系統(tǒng)側(cè)的電壓、直流系統(tǒng)側(cè)的電流，對(duì)所述待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)，包括：通過(guò)如下公式對(duì)所述待仿真電網(wǎng)進(jìn)行解耦處理，確定所述待仿真交流電網(wǎng)的當(dāng)前電流值和所述待仿真直流電網(wǎng)的當(dāng)前電流值：3其中，ikm為所述待仿真交流電網(wǎng)的當(dāng)前電流值，v為所述待仿真電網(wǎng)歷史的交流系統(tǒng)側(cè)的電壓，I為所述待仿真電網(wǎng)歷史的交流系統(tǒng)側(cè)的電流，im為所述待仿真直流電網(wǎng)的當(dāng)前電流值，v為所述待仿真電網(wǎng)歷史的直流系統(tǒng)側(cè)的電壓，I為所述待仿真電網(wǎng)歷史的直流系統(tǒng)側(cè)的電流，Z為所述貝瑞隆傳輸線路模型的線路波阻抗，R為所述貝瑞隆傳輸線路模型的線路集總電阻值，t為時(shí)間，t為所述貝瑞隆傳輸線路模型的線路傳輸延時(shí)。4.根據(jù)權(quán)利要求1-3任一項(xiàng)所述的方法，其特征在于，所述基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)基于所述第一處理器，采用所述電磁暫態(tài)仿真模型按照第一預(yù)設(shè)仿真步長(zhǎng)對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真；基于所述第二處理器，采用所述邏輯門陣列仿真模型按照第二預(yù)設(shè)仿真步長(zhǎng)對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，其中，所述第一預(yù)設(shè)仿真步長(zhǎng)大于所述第二預(yù)設(shè)仿真步長(zhǎng)，且所述第一預(yù)設(shè)仿真步長(zhǎng)為所述第二預(yù)設(shè)仿真步長(zhǎng)的整數(shù)倍。5.根據(jù)權(quán)利要求4所述的方法，其特征在于，其中，所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果均包括仿真時(shí)間、電流電壓信息，所述基于所述第一處理器獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果包括：基于所述第一處理器，獲取所述直流系統(tǒng)仿真結(jié)果，并讀取所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間；若所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第一處理器的當(dāng)前交流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同，則根據(jù)所述直流系統(tǒng)仿真結(jié)果的電流電壓信息和所述當(dāng)前交流系統(tǒng)仿真結(jié)果的電流電壓信息，確定所述待仿真電網(wǎng)的當(dāng)前完整交流系統(tǒng)仿真結(jié)果并存儲(chǔ)；若所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第一處理器的當(dāng)前交流系統(tǒng)仿真結(jié)果的仿真時(shí)間不同，則讀取與所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同的交流系統(tǒng)仿真結(jié)果，并根據(jù)仿真時(shí)間相同的直流系統(tǒng)仿真結(jié)果的電流電壓信息和交流系統(tǒng)仿真結(jié)果的電流電壓信息，確定所述待仿真電網(wǎng)在所述仿真時(shí)間的完整交流系統(tǒng)仿真結(jié)果并存儲(chǔ)；每隔第一預(yù)設(shè)時(shí)長(zhǎng)，將存儲(chǔ)的所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果發(fā)送至所述第二處理器。6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述基于所述第二處理器獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果，包括：基于所述第二處理器，獲取所述交流系統(tǒng)仿真結(jié)果，并讀取所述交流系統(tǒng)仿真結(jié)果的仿真時(shí)間；若所述交流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第二處理器的當(dāng)前直流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同，則根據(jù)所述交流系統(tǒng)仿真結(jié)果的電流電壓信息和所述當(dāng)前直流系統(tǒng)仿真結(jié)果的電流電壓信息，確定所述待仿真電網(wǎng)的當(dāng)前完整直流系統(tǒng)仿真結(jié)果并存儲(chǔ)；若所述交流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第二處理器的當(dāng)前直流系統(tǒng)仿真結(jié)果的仿真時(shí)間不同，則讀取與所述交流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同的直流系統(tǒng)仿真結(jié)果，并4根據(jù)仿真時(shí)間相同的交流系統(tǒng)仿真結(jié)果的電流電壓信息和直流系統(tǒng)仿真結(jié)果的電流電壓每隔第二預(yù)設(shè)時(shí)長(zhǎng)，將存儲(chǔ)的所述待仿真電網(wǎng)的完整直流系對(duì)所述交流系統(tǒng)仿真結(jié)果間隔第二預(yù)設(shè)仿真步長(zhǎng)進(jìn)行插值處理，得到多個(gè)插值后的所根據(jù)多個(gè)所述插值后的所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待所述插值交流系統(tǒng)側(cè)的電流，,B?=所述上位機(jī)(10),用于對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直所述第一處理器(20),用于采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)所述第二處理器(30),用于采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)所述第一處理器(20),還用于獲取所述第二處理器(30)的所述直流系統(tǒng)仿真結(jié)果，并5所述第二處理器(30),還用于獲取所述第一處理器(20)的所述交流系統(tǒng)仿真結(jié)果，并6交直流電力系統(tǒng)的仿真方法和系統(tǒng)、計(jì)算機(jī)設(shè)備和介質(zhì)技術(shù)領(lǐng)域[0001]本申請(qǐng)涉及電力系統(tǒng)仿真技術(shù)領(lǐng)域，特別是涉及一種交直流電力系統(tǒng)的仿真方背景技術(shù)[0002]隨著電力系統(tǒng)技術(shù)的發(fā)展，由于區(qū)域電網(wǎng)的互聯(lián)，現(xiàn)代電力系統(tǒng)在規(guī)模上不斷拓展，高壓直流輸電和柔性交流輸電系統(tǒng)(Flexib功率電力電子裝備在電力系統(tǒng)中得到大量應(yīng)用，使得電力系統(tǒng)在元件構(gòu)成上日趨復(fù)雜。為了分析電力系統(tǒng)的動(dòng)態(tài)特性，需要對(duì)電力系統(tǒng)進(jìn)行電磁暫態(tài)仿真，而電磁暫態(tài)仿真的速度，對(duì)分析電力系統(tǒng)至關(guān)重要。因此，對(duì)于一個(gè)包含交流電網(wǎng)和直流電網(wǎng)的復(fù)雜的電力系統(tǒng)，如何使電磁暫態(tài)仿真的速度更快，是目前需要解決的問(wèn)題。[0003]傳統(tǒng)技術(shù)中，使用現(xiàn)有的商業(yè)實(shí)時(shí)仿真平臺(tái)，例如RTDS(realtimedigital軟件包),對(duì)電力系統(tǒng)進(jìn)行電磁暫態(tài)仿真。[0004]然而，電力系統(tǒng)包括直流電網(wǎng)和交流電網(wǎng)，由于直流電網(wǎng)的節(jié)點(diǎn)較多，而交流電網(wǎng)的節(jié)點(diǎn)較少，因此為了兼顧仿真精度和仿真速度，對(duì)于交流電網(wǎng)和直流電網(wǎng)在仿真時(shí)所需的仿真方式不同。而傳統(tǒng)的仿真平臺(tái)，在仿真電力系統(tǒng)時(shí)，只能對(duì)整個(gè)電力系統(tǒng)采用相同的仿真方式進(jìn)行仿真。發(fā)明內(nèi)容[0005]基于此，有必要針對(duì)上述技術(shù)問(wèn)題，提供一種能夠針對(duì)交流電網(wǎng)和直流電網(wǎng)采用不同的仿真方式，從而兼顧仿真精度和仿真速度的交直流電力系統(tǒng)的仿真方法、仿真系統(tǒng)、設(shè)備和介質(zhì)。[0006]一種交直流電力系統(tǒng)的仿真方法，所述方法包括：對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)；基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)仿真結(jié)果；基于所述第一處理器獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果；基于所述第二處理器獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。[0007]在其中一個(gè)實(shí)施例中，所述對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)，包括：根據(jù)所述待仿真電網(wǎng)構(gòu)建貝瑞隆傳輸線路模型；根據(jù)所述貝瑞隆傳輸線路模型，獲取所述貝瑞隆傳輸線路模型兩側(cè)的電壓和電流，所述貝瑞隆傳輸線路模型兩側(cè)的電壓和電流包括待仿真電網(wǎng)直流系統(tǒng)側(cè)的電壓和電流以及交流系統(tǒng)側(cè)的電壓和電7流。根據(jù)所述貝瑞隆傳輸線路模型，根據(jù)所述待仿真電網(wǎng)的交流系統(tǒng)側(cè)的電壓、交流系統(tǒng)側(cè)的電流、直流系統(tǒng)側(cè)的電壓、直流系統(tǒng)側(cè)的電流，對(duì)所述待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)。[0008]在其中一個(gè)實(shí)施例中，所述根據(jù)所述貝瑞隆傳輸線路模型，根據(jù)所述待仿真電網(wǎng)的交流系統(tǒng)側(cè)的電壓、交流系統(tǒng)側(cè)的電流、直流系統(tǒng)側(cè)的電壓、直流系統(tǒng)側(cè)的電流，對(duì)所述待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)，包括：[0009]通過(guò)如下公式對(duì)所述待仿真電網(wǎng)進(jìn)行解耦處理，確定所述待仿真交流電網(wǎng)的當(dāng)前電流值和所述待仿真直流電網(wǎng)的當(dāng)前電流值：[0011]im(t)=1/(Z+R/4)v([0012]其中，ikm為所述待仿真交流電網(wǎng)的當(dāng)前電流值，v為所述待仿真電網(wǎng)歷史的交流系統(tǒng)側(cè)的電壓，I為所述待仿真電網(wǎng)歷史的交流系統(tǒng)側(cè)的電流，im為所述待仿真直流電網(wǎng)的當(dāng)前電流值，vm為所述待仿真電網(wǎng)歷史的直流系統(tǒng)側(cè)的電壓，I為所述待仿真電網(wǎng)歷史的直流系統(tǒng)側(cè)的電流，Z為所述貝瑞隆傳輸線路模型的線路波阻抗，R為所述貝瑞隆傳輸線路模型的線路集總電阻值，t為時(shí)間，t為所述貝瑞隆傳輸線路模型的線路傳輸延時(shí)。[0013]在其中一個(gè)實(shí)施例中，所述基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)仿真結(jié)果，包括：基于所述第一處理器，采用所述電磁暫態(tài)仿真模型按照第一預(yù)設(shè)仿真步長(zhǎng)對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真；基于所述第二處理器，采用所述邏輯門陣列仿真模型按照第二預(yù)設(shè)仿真步長(zhǎng)對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，其中，所述第一預(yù)設(shè)仿真步長(zhǎng)大于所述第二預(yù)設(shè)仿真步長(zhǎng)，且所述第一預(yù)設(shè)仿真步長(zhǎng)為所述第二預(yù)設(shè)仿真步長(zhǎng)的整數(shù)倍。[0014]在其中一個(gè)實(shí)施例中，所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果均包括仿真時(shí)間、電流電壓信息，所述基于所述第一處理器獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果，包括：基于所述第一處理器，獲取所述直流系統(tǒng)仿真結(jié)果，并讀取所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間；若所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第一處理器的當(dāng)前交流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同，則根據(jù)所述直流系統(tǒng)仿真結(jié)果的電流電壓信息和所述當(dāng)前交流系統(tǒng)仿真結(jié)果的電流電壓信息，確定所述待仿真電網(wǎng)的當(dāng)前完整交流系統(tǒng)仿真結(jié)果并存儲(chǔ)；若所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第一處理器的當(dāng)前交流系統(tǒng)仿真結(jié)果的仿真時(shí)間不同，則讀取與所述直流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同的交流系統(tǒng)仿真結(jié)果，并根據(jù)仿真時(shí)間相同的直流系統(tǒng)仿真結(jié)果的電流電壓信息和交流系統(tǒng)仿真結(jié)果的電流電壓信息，確定所述待仿真電網(wǎng)在所述仿真時(shí)間的完整交流系統(tǒng)仿真結(jié)果并存儲(chǔ)；每隔第一預(yù)設(shè)時(shí)長(zhǎng)，將存儲(chǔ)的所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果發(fā)送至所述第二處理器。[0015]在其中一個(gè)實(shí)施例中，所述基于所述第二處理器獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果，包括：基于所述第二處理器，獲取所述交流系統(tǒng)仿真結(jié)果，并讀取所述交流系統(tǒng)仿真結(jié)果的仿真時(shí)間；若所述交流系統(tǒng)仿真結(jié)果的仿真時(shí)間與所述第8[0016]在其中一個(gè)實(shí)施例中，所述根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)時(shí)長(zhǎng)獲取所述直流系統(tǒng)仿真結(jié)果；將所述固定時(shí)長(zhǎng)內(nèi)的所述直流系統(tǒng)仿真結(jié)果取平均值， [0021]在其中一個(gè)實(shí)施例中，所述根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)為所述插值交流系統(tǒng)側(cè)的電流，,B?=9,Z為所述貝瑞隆傳輸線路模型的線路波阻抗，R為所述貝瑞隆傳輸線路模型的線路集總電阻值[0026]一種交直流電力系統(tǒng)的仿真系統(tǒng)，其特征在于，所述系統(tǒng)包括：上位機(jī)、第一處理位機(jī)，用于對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)；所述第一處理器，用于采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；所述第二處理器，用于采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)仿真結(jié)果；所述第一處理器，還用于獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果；所述第二處理器，還用于獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。[0027]在其中一個(gè)實(shí)施例中，所述第二處理器包括：網(wǎng)絡(luò)通信模塊，用于通過(guò)以太網(wǎng)將所述第二處理器確定的直流系統(tǒng)仿真結(jié)果發(fā)送至所述第一處理器，并獲取所述第一處理器確定的交流系統(tǒng)仿真結(jié)果。[0028]一種計(jì)算機(jī)設(shè)備，包括存儲(chǔ)器和處理器，所述存儲(chǔ)器存儲(chǔ)有計(jì)算機(jī)程序，所述處理器執(zhí)行所述計(jì)算機(jī)程序時(shí)實(shí)現(xiàn)以下步驟：對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)；基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)仿真結(jié)果；基于所述第一處理器獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果；基于所述第二處理器獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。[0029]一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)以下步驟：對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)；基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)所述待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)所述待仿真直流電網(wǎng)進(jìn)行仿真，確定直流系統(tǒng)仿真結(jié)果；基于所述第一處理器獲取所述第二處理器的所述直流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果；基于所述第二處理器獲取所述第一處理器的所述交流系統(tǒng)仿真結(jié)果，并根據(jù)所述交流系統(tǒng)仿真結(jié)果和所述直流系統(tǒng)仿真結(jié)果，確定所述待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。[0030]上述交直流電力系統(tǒng)的仿真方法、仿真系統(tǒng)、設(shè)備和介質(zhì)，通過(guò)對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，將待仿真電網(wǎng)分割為交流電網(wǎng)和直流電網(wǎng)，從而能夠?qū)涣麟娋W(wǎng)和直流電網(wǎng)分別進(jìn)行仿真。通過(guò)第一處理器采用電磁暫態(tài)仿真模型對(duì)交流電網(wǎng)進(jìn)行仿真，能夠得到交流系統(tǒng)仿真結(jié)果，由于交流電網(wǎng)的特性導(dǎo)致交流電網(wǎng)的節(jié)點(diǎn)較少，使用電磁暫態(tài)仿真模型對(duì)交流電網(wǎng)進(jìn)行仿真能夠適應(yīng)交流電網(wǎng)節(jié)點(diǎn)較少的特性，使得仿真的速度更快，從而能夠更加快速的得到交流系統(tǒng)仿真結(jié)果并發(fā)送至第二處理器，便于提高待仿真電網(wǎng)的仿真速度。通過(guò)第二處理器采用邏輯門陣列仿真模型對(duì)直流電網(wǎng)進(jìn)行仿真，由于直流電網(wǎng)的節(jié)點(diǎn)較多，因此為了保證仿真結(jié)果的精確度，需要對(duì)直流電網(wǎng)進(jìn)行更加細(xì)致的仿真，由于邏輯門陣列仿真模型具有并行求解的特性，從而更加適合對(duì)直流電網(wǎng)進(jìn)行仿真，能夠保證直流電網(wǎng)仿真結(jié)果的精確度，從而能夠得到更加精確的直流系統(tǒng)仿真結(jié)果，并發(fā)送至第一處理器，便于提高待仿真電網(wǎng)的仿真精度。通過(guò)第一處理器獲取第二處理器的直流系統(tǒng)仿真結(jié)果，并根據(jù)第二處理器的直流系統(tǒng)仿真結(jié)果和自身的交流系統(tǒng)仿真結(jié)果，得到待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果，能夠?qū)⒔怦詈蟮慕涣飨到y(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果重新合并，得到待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果。通過(guò)第二處理器獲取第一處理器的交流系統(tǒng)仿真結(jié)果，并根據(jù)第一處理器的交流系統(tǒng)仿真結(jié)果和自身的直流系統(tǒng)仿真結(jié)果，得到待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果，從而能夠?qū)⒔怦詈蟮慕涣飨到y(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果重新合并，得到待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。通過(guò)本申請(qǐng)的方法，將待仿真電網(wǎng)進(jìn)行解耦，從而能夠針對(duì)交流電網(wǎng)和直流電網(wǎng)的不同的特性，分別采用最合適的仿真模型去進(jìn)行仿真，兼顧了仿真精度和仿真速度，并且在仿真的過(guò)程中進(jìn)行數(shù)據(jù)交互，使得最終的仿真結(jié)果仍然是對(duì)整個(gè)待仿真電網(wǎng)的仿真結(jié)果，從而在保證了仿真精度和準(zhǔn)確度的情況下，提高了仿真速度。附圖說(shuō)明[0031]為了更清楚地說(shuō)明本申請(qǐng)實(shí)施例或傳統(tǒng)技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或傳統(tǒng)技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請(qǐng)的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。[0032]圖1為一個(gè)實(shí)施例中交直流電力系統(tǒng)的仿真方法的流程圖；[0033]圖2為一個(gè)實(shí)施例中解耦待仿真電網(wǎng)的方法的流程圖；[0034]圖3為一個(gè)實(shí)施例中貝瑞隆傳輸線路模型的電路示意圖；[0035]圖4為一個(gè)實(shí)施例中貝瑞隆傳輸線路模型的電路等效示意圖；[0036]圖5為一個(gè)實(shí)施例中第一處理器數(shù)據(jù)交互處理的方法的流程圖；[0037]圖6為一個(gè)實(shí)施例中第二處理器數(shù)據(jù)交互處理的方法的流程圖；[0038]圖7為一個(gè)實(shí)施例中第一處理器確定完整交流系統(tǒng)仿真結(jié)果的方法的流程圖；[0039]圖8為一個(gè)實(shí)施例中第二處理器確定完整直流系統(tǒng)仿真結(jié)果的方法的流程圖；[0040]圖9為一個(gè)實(shí)施例中插值過(guò)程的示意圖；[0041]圖10為一個(gè)實(shí)施例中FPGA模塊的示意圖；[0042]圖11為一個(gè)實(shí)施例中仿真場(chǎng)景的結(jié)構(gòu)示意圖；[0043]圖12為一個(gè)實(shí)施例中交流系統(tǒng)側(cè)的電流的波形圖；[0044]圖13為一個(gè)實(shí)施例中交流系統(tǒng)側(cè)的電壓的波形圖；[0045]圖14為一個(gè)實(shí)施例中直流系統(tǒng)側(cè)的電壓的波形圖；[0046]圖15為一個(gè)實(shí)施例中仿真誤差的示意圖；[0047]圖16為一個(gè)實(shí)施例中交直流電力系統(tǒng)的仿真系統(tǒng)的結(jié)構(gòu)圖；[0048]圖17為一個(gè)實(shí)施例中計(jì)算機(jī)設(shè)備的內(nèi)部結(jié)構(gòu)圖。11具體實(shí)施方式[0049]為了便于理解本申請(qǐng)，下面將參照相關(guān)附圖對(duì)本申請(qǐng)進(jìn)行更全面的描述。附圖中給出了本申請(qǐng)的實(shí)施例。但是，本申請(qǐng)可以以許多不同的形式來(lái)實(shí)現(xiàn)，并不限于本文所描述的實(shí)施例。相反地，提供這些實(shí)施例的目的是使本申請(qǐng)的公開內(nèi)容更加透徹全面。[0050]除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語(yǔ)與屬于本申請(qǐng)的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本申請(qǐng)的說(shuō)明書中所使用的術(shù)語(yǔ)只是為了描述具體的實(shí)施例的目的，不是旨在于限制本申請(qǐng)。但這些元件不受這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)僅用于將第一個(gè)元件與另一個(gè)元件區(qū)分。[0052]需要說(shuō)明的是，當(dāng)一個(gè)元件被認(rèn)為是“連接”另一個(gè)元件時(shí)，它可以是直接連接到另一個(gè)元件，或者通過(guò)居中元件連接另一個(gè)元件。此外，[0054]正如背景技術(shù)所述，現(xiàn)有技術(shù)中的電力系統(tǒng)仿真平臺(tái)存在只能對(duì)整個(gè)電力系統(tǒng)采用相同的仿真方式進(jìn)行仿真，從而無(wú)法兼顧仿真精度和仿真速度的問(wèn)題。[0055]基于以上原因，本發(fā)明提供了一種能夠針對(duì)交流電網(wǎng)和直流電網(wǎng)采用不同的仿真方式，從而兼顧仿真精度和仿真速度的交直流電力系統(tǒng)的仿真方法、仿真系統(tǒng)、設(shè)備和介[0056]在一個(gè)實(shí)施例中，如圖1所示，提供了一種交直流電力系統(tǒng)的仿真方法，該方法包[0057]步驟S100,對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流電網(wǎng)。[0058]步驟S120,基于第一處理器，采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果。[0059]具體地，基于第一處理器，采用電磁暫態(tài)仿真模型按照第一預(yù)設(shè)仿真步長(zhǎng)對(duì)待仿真交流電網(wǎng)進(jìn)行仿真。第一處理器可以為CPU(centralprocessingunit,中央處理器),電磁暫態(tài)仿真模型可以為任何當(dāng)前通用的或自主開發(fā)的電磁暫態(tài)仿真程序，例如，該電磁暫態(tài)仿真程序?yàn)橛赡戏诫娋W(wǎng)科學(xué)研究院系統(tǒng)研究所自主開發(fā)的ESP(Electromagneticsimulationprogram)程序，該程序采用節(jié)點(diǎn)分析法實(shí)現(xiàn)電磁暫態(tài)仿真程序的求解，目前已開發(fā)了包含電力系統(tǒng)所有元件的電磁暫態(tài)仿真模型，數(shù)據(jù)結(jié)構(gòu)采用卡片進(jìn)行填寫每一元件[0060]步驟S140,基于第二處理器，采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)待仿真直流電網(wǎng)[0061]具體地，基于第二處理器，采用邏輯門陣列仿真模型按照第二預(yù)設(shè)仿真步長(zhǎng)對(duì)待仿真直流電網(wǎng)進(jìn)行仿真。第二處理器可以為FPGA(FieldProgrammableGateArray,現(xiàn)場(chǎng)可編程邏輯門陣列),具有并行計(jì)算的特性。第一預(yù)設(shè)仿真步長(zhǎng)大于第二預(yù)設(shè)仿真步長(zhǎng)，且第一預(yù)設(shè)仿真步長(zhǎng)為第二預(yù)設(shè)仿真步長(zhǎng)的整數(shù)倍。仿真步長(zhǎng)為兩次仿真之間的間隔時(shí)間。[0062]具體地，通過(guò)第一處理器采用電磁暫態(tài)仿真模型按照第一預(yù)設(shè)仿真步長(zhǎng)對(duì)待仿真交流電網(wǎng)進(jìn)行仿真，通過(guò)第二處理器采用邏輯門陣列仿真模型按照第二預(yù)設(shè)仿真步長(zhǎng)對(duì)待仿真直流電網(wǎng)進(jìn)行仿真。從而能夠利用第一處理器和第二處理器不同的仿真特性，即第一處理器的仿真步長(zhǎng)大，因此仿真速度快，同時(shí)交流電網(wǎng)的節(jié)點(diǎn)少，因此就算仿真步長(zhǎng)較大，也不會(huì)影響交流電網(wǎng)的仿真精度。第二處理器的仿真步長(zhǎng)小，因此仿真精度更高，而直流電網(wǎng)的節(jié)點(diǎn)較多，需要用更小的仿真步長(zhǎng)來(lái)保證仿真的精度。從而基于直流電網(wǎng)和交流電網(wǎng)的特性，結(jié)合第一處理器和第二處理器的特性，使得在保證仿真精度的同時(shí)，提高了仿真的速度。[0063]步驟S160,基于第一處理器獲取第二處理器的直流系統(tǒng)仿真結(jié)果，并根據(jù)交流系統(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果，確定待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果。[0064]步驟S180,基于第二處理器獲取第一處理器的交流系統(tǒng)仿真結(jié)果，并根據(jù)交流系統(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果，確定待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。[0065]在本實(shí)施例中，通過(guò)對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，將待仿真電網(wǎng)分割為交流電網(wǎng)和直流電網(wǎng)，從而能夠?qū)涣麟娋W(wǎng)和直流電網(wǎng)分別進(jìn)行仿真。通過(guò)第一處理器采用電磁暫態(tài)仿真模型對(duì)交流電網(wǎng)進(jìn)行仿真，能夠得到交流系統(tǒng)仿真結(jié)果，由于交流電網(wǎng)的特性導(dǎo)致交流電網(wǎng)的節(jié)點(diǎn)較少，使用電磁暫態(tài)仿真模型對(duì)交流電網(wǎng)進(jìn)行仿真能夠適應(yīng)交流電網(wǎng)節(jié)點(diǎn)較少的特性，使得仿真的速度更快，從而能夠更加快速的得到交流系統(tǒng)仿真結(jié)果并發(fā)送至第二處理器，便于提高待仿真電網(wǎng)的仿真速度。通過(guò)第二處理器采用邏輯門陣列仿真模型對(duì)直流電網(wǎng)進(jìn)行仿真，由于直流電網(wǎng)的節(jié)點(diǎn)較多，因此為了保證仿真結(jié)果的精確度，需要對(duì)直流電網(wǎng)進(jìn)行更加細(xì)致的仿真，由于邏輯門陣列仿真模型具有并行求解的特性，從而更加適合對(duì)直流電網(wǎng)進(jìn)行仿真，能夠保證直流電網(wǎng)仿真結(jié)果的精確度，從而能夠得到更加精確的直流系統(tǒng)仿真結(jié)果，并發(fā)送至第一處理器，便于提高待仿真電網(wǎng)的仿真精度。通過(guò)第一處理器獲取第二處理器的直流系統(tǒng)仿真結(jié)果，并根據(jù)第二處理器的直流系統(tǒng)仿真結(jié)果和自身的交流系統(tǒng)仿真結(jié)果，得到待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果，能夠?qū)⒔怦詈蟮慕涣飨到y(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果重新合并，得到待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果。通過(guò)第二處理器獲取第一處理器的交流系統(tǒng)仿真結(jié)果，并根據(jù)第一處理器的交流系統(tǒng)仿真結(jié)果和自身的直流系統(tǒng)仿真結(jié)果，得到待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果，從而能夠?qū)⒔怦詈蟮慕涣飨到y(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果重新合并，得到待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。通過(guò)本申請(qǐng)的方法，將待仿真電網(wǎng)進(jìn)行解耦，從而能夠針對(duì)交流電網(wǎng)和直流電網(wǎng)的不同的特性，分別采用最合適的仿真模型去進(jìn)行仿真，兼顧了仿真精度和仿真速度，并且在仿真的過(guò)程中進(jìn)行數(shù)據(jù)交互，使得最終的仿真結(jié)果仍然是對(duì)整個(gè)待仿真電網(wǎng)的仿真結(jié)果，從而在保證了仿真精度和準(zhǔn)確度的情況下，提高了仿真速度。[0067]步驟S1002,根據(jù)待仿真電網(wǎng)構(gòu)建貝瑞隆傳輸線路模型。[0068]示例性地，當(dāng)一個(gè)電氣元件的外形尺寸相對(duì)于它所傳輸電磁波的波長(zhǎng)相比很小流入二端元件的一個(gè)端子的電流的大小等于從另一端子流出的電流的大小在電力傳輸中使用架空線或電纜傳遞能量，通常這類線路的長(zhǎng)度相對(duì)于波長(zhǎng)就不是“很小”,甚至和波長(zhǎng)具有同樣的數(shù)量級(jí)，這時(shí)傳輸線不滿足集中元件假定，若仍用集中參數(shù)的概念來(lái)分析傳輸值只與待仿真電網(wǎng)歷史的交流系統(tǒng)側(cè)的電壓、待仿真電網(wǎng)歷史的交流系統(tǒng)側(cè)的電流有關(guān)，隔一定時(shí)間進(jìn)行一次數(shù)據(jù)交互。通過(guò)獲取待仿真電網(wǎng)的理。[0087]步驟S1604,若直流系統(tǒng)仿真結(jié)果的仿真時(shí)間與第一處理器的當(dāng)前交流系統(tǒng)仿真[0089]步驟S1606,若直流系統(tǒng)仿真結(jié)果的仿真時(shí)間與第一處理器的當(dāng)前交流系統(tǒng)仿真結(jié)果的仿真時(shí)間不同，則讀取與直流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同的交流系統(tǒng)仿真結(jié)果，并根據(jù)仿真時(shí)間相同的直流系統(tǒng)仿真結(jié)果的電流電壓信息和交流系統(tǒng)仿真結(jié)果的電流電并且查找自身的交流系統(tǒng)仿真結(jié)果中與直流系統(tǒng)仿真結(jié)果時(shí)標(biāo)一致的交流系統(tǒng)仿真結(jié)果，再根據(jù)時(shí)標(biāo)一致的直流系統(tǒng)仿真結(jié)果和交流系統(tǒng)仿真結(jié)果計(jì)算待仿真電網(wǎng)在對(duì)應(yīng)的仿真存區(qū)，每隔固定時(shí)長(zhǎng)為完整交流系統(tǒng)仿真結(jié)果加上UDP、IPv6和以太網(wǎng)頭部后，再發(fā)送向第二處理器。[0094]在本實(shí)施例中，第一處理器在接收到直流系統(tǒng)仿真結(jié)果時(shí)，首先讀取直流系統(tǒng)仿真結(jié)果的仿真時(shí)間，然后根據(jù)該仿真時(shí)間，讀取自身的交流系統(tǒng)仿真結(jié)果中仿真時(shí)間一致的交流系統(tǒng)仿真結(jié)果，再根據(jù)仿真時(shí)間一致的直流系統(tǒng)仿真結(jié)果和交流系統(tǒng)仿真結(jié)果計(jì)算待仿真電網(wǎng)在對(duì)應(yīng)的仿真時(shí)間的完整交流系統(tǒng)仿真結(jié)果并存儲(chǔ)。并且每隔固定時(shí)長(zhǎng)，將存儲(chǔ)的完整交流系統(tǒng)仿真結(jié)果發(fā)送至第二處理器。實(shí)現(xiàn)了第一處理器與第二處理器之間的數(shù)據(jù)交互。[0096]步驟S1802,基于第二處理器，獲取交流系統(tǒng)仿真結(jié)果，并讀取交流系統(tǒng)仿真結(jié)果的仿真時(shí)間。[0097]示例性地，第二處理器通過(guò)以太網(wǎng)接收貝瑞隆傳輸線路模型發(fā)出的交流系統(tǒng)仿真結(jié)果。[0098]步驟S1804,若交流系統(tǒng)仿真結(jié)果的仿真時(shí)間與第二處理器的當(dāng)前直流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同，則根據(jù)交流系統(tǒng)仿真結(jié)果的電流電壓信息和當(dāng)前直流系統(tǒng)仿真結(jié)果的電流電壓信息，確定待仿真電網(wǎng)的當(dāng)前完整直流系統(tǒng)仿真結(jié)果并存儲(chǔ)。[0099]示例性地，交流系統(tǒng)仿真結(jié)果以包文的形式傳輸，第二處理器接收到包文后，檢查包文中的時(shí)標(biāo)，若該時(shí)標(biāo)與第二處理器的時(shí)標(biāo)一致，則根據(jù)該交流系統(tǒng)仿真結(jié)果與自身的直流系統(tǒng)仿真結(jié)果，計(jì)算待仿真電網(wǎng)的當(dāng)前完整直流系統(tǒng)仿真結(jié)果并存儲(chǔ)。[0100]步驟S1806,若交流系統(tǒng)仿真結(jié)果的仿真時(shí)間與第二處理器的當(dāng)前直流系統(tǒng)仿真結(jié)果的仿真時(shí)間不同，則讀取與交流系統(tǒng)仿真結(jié)果的仿真時(shí)間相同的直流系統(tǒng)仿真結(jié)果，并根據(jù)仿真時(shí)間相同的交流系統(tǒng)仿真結(jié)果的電流電壓信息和直流系統(tǒng)仿真結(jié)果的電流電壓信息，確定待仿真電網(wǎng)在仿真時(shí)間的完整直流系統(tǒng)仿真結(jié)果并存儲(chǔ)。[0101]示例性地，若包文中的時(shí)標(biāo)與第二處理器的時(shí)標(biāo)不一致，則將該包文存入緩沖區(qū)，并且查找自身的直流系統(tǒng)仿真結(jié)果中與交流系統(tǒng)仿真結(jié)果時(shí)標(biāo)一致的直流系統(tǒng)仿真結(jié)果，再根據(jù)時(shí)標(biāo)一致的直流系統(tǒng)仿真結(jié)果和交流系統(tǒng)仿真結(jié)果計(jì)算待仿真電網(wǎng)在對(duì)應(yīng)的仿真時(shí)間的完整直流系統(tǒng)仿真結(jié)果并存儲(chǔ)。[0102]步驟S1808,每隔第二預(yù)設(shè)時(shí)長(zhǎng)，將存儲(chǔ)的待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果發(fā)送至第一處理器。[0103]具體地，第二預(yù)設(shè)的時(shí)長(zhǎng)為所述第二處理器完整的計(jì)算出一次完整直流系統(tǒng)仿真結(jié)果所需的時(shí)間。[0104]示例性地，第二處理器計(jì)算出的待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果均儲(chǔ)存于緩存區(qū)，每隔固定時(shí)長(zhǎng)為完整直流系統(tǒng)仿真結(jié)果加上UDP、IPv6和以太網(wǎng)頭部后，再發(fā)送向第一處理器。[0105]在本實(shí)施例中，第二處理器在接收到交流系統(tǒng)仿真結(jié)果時(shí)，首先讀取交流系統(tǒng)仿真結(jié)果的仿真時(shí)間，然后根據(jù)該仿真時(shí)間，讀取自身的直流系統(tǒng)仿真結(jié)果中仿真時(shí)間一致的直流系統(tǒng)仿真結(jié)果，再根據(jù)仿真時(shí)間一致的交流系統(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果計(jì)算待仿真電網(wǎng)在對(duì)應(yīng)的仿真時(shí)間的完整直流系統(tǒng)仿真結(jié)果并存儲(chǔ)。并且每隔固定時(shí)長(zhǎng)，將存儲(chǔ)的完整直流系統(tǒng)仿真結(jié)果發(fā)送至第一處理器。實(shí)現(xiàn)了第二處理器與第一處理器之間的數(shù)取的直流系統(tǒng)仿真結(jié)果的平均值，代入計(jì)算公式中，得到獲取的交流系統(tǒng)仿真結(jié)果進(jìn)行插值，將直流系統(tǒng)仿真結(jié)果和插值后的交流系統(tǒng)仿真結(jié)果，的PSCAD(PowerSystemsComputerAidedDesign)電磁暫態(tài)仿真軟件對(duì)該仿真場(chǎng)景進(jìn)行仿真時(shí)間加速比[0140]在本實(shí)施例中，通過(guò)搭建仿真測(cè)試場(chǎng)景，使用傳統(tǒng)方式和本申請(qǐng)的方式分別對(duì)該仿真場(chǎng)景進(jìn)行仿真，可以看出仿真的誤差很小，但是本申請(qǐng)的方式的仿真速度比傳統(tǒng)的仿真速度提升極大。[0141]在一個(gè)實(shí)施例中，如圖16所示，提供了一種交直流電力系統(tǒng)的仿真系統(tǒng)，其特征在于，系統(tǒng)包括：上位機(jī)10、第一處理器20、第二處理器30,上位機(jī)[0142]上位機(jī)10,用于對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，得到待仿真交流電網(wǎng)和待仿真直流[0143]第一處理器20,用于采用預(yù)設(shè)的電磁暫態(tài)仿真模型，對(duì)待仿真交流電網(wǎng)進(jìn)行仿真，確定交流系統(tǒng)仿真結(jié)果；[0144]第二處理器30,用于采用預(yù)設(shè)的邏輯門陣列仿真模型，對(duì)待仿真直流電網(wǎng)進(jìn)行仿[0145]第一處理器20,還用于獲取第二處理器30的直流系統(tǒng)仿真結(jié)果，并根據(jù)交流系統(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果，確定待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果；[0146]第二處理器30,還用于獲取第一處理器20的交流系統(tǒng)仿真結(jié)果，并根據(jù)交流系統(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果，確定待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果。[0147]在本實(shí)施例中，通過(guò)對(duì)待仿真電網(wǎng)進(jìn)行解耦處理，將待仿真電網(wǎng)分割為交流電網(wǎng)和直流電網(wǎng)，從而能夠?qū)涣麟娋W(wǎng)和直流電網(wǎng)分別進(jìn)行仿真。通過(guò)第一處理器采用電磁暫態(tài)仿真模型對(duì)交流電網(wǎng)進(jìn)行仿真，能夠得到交流系統(tǒng)仿真結(jié)果，由于交流電網(wǎng)的特性導(dǎo)致交流電網(wǎng)的節(jié)點(diǎn)較少，使用電磁暫態(tài)仿真模型對(duì)交流電網(wǎng)進(jìn)行仿真能夠適應(yīng)交流電網(wǎng)節(jié)點(diǎn)較少的特性，使得仿真的速度更快，從而能夠更加快速的得到交流系統(tǒng)仿真結(jié)果并發(fā)送至第二處理器，便于提高待仿真電網(wǎng)的仿真速度。通過(guò)第二處理器采用邏輯門陣列仿真模型對(duì)直流電網(wǎng)進(jìn)行仿真，由于直流電網(wǎng)的節(jié)點(diǎn)較多，因此為了保證仿真結(jié)果的精確度，需要對(duì)直流電網(wǎng)進(jìn)行更加細(xì)致的仿真，由于邏輯門陣列仿真模型具有并行求解的特性，從而更加適合對(duì)直流電網(wǎng)進(jìn)行仿真，能夠保證直流電網(wǎng)仿真結(jié)果的精確度，從而能夠得到更加精確的直流系統(tǒng)仿真結(jié)果，并發(fā)送至第一處理器，便于提高待仿真電網(wǎng)的仿真精度。通過(guò)第一處理器獲取第二處理器的直流系統(tǒng)仿真結(jié)果，并根據(jù)第二處理器的直流系統(tǒng)仿真結(jié)果和自身的交流系統(tǒng)仿真結(jié)果，進(jìn)行合并，從而得到待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果，從而能夠?qū)⒔怦詈蟮慕涣飨到y(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果重新合并，得到待仿真電網(wǎng)的完整交流系統(tǒng)仿真結(jié)果。通過(guò)第二處理器獲取第一處理器的交流系統(tǒng)仿真結(jié)果，并根據(jù)第一處理器的交流系統(tǒng)仿真結(jié)果和自身的直流系統(tǒng)仿真結(jié)果，進(jìn)行合并，從而得到待仿真電網(wǎng)的完整直流系統(tǒng)仿真結(jié)果，從而能夠?qū)⒔怦詈蟮慕涣飨到y(tǒng)仿真結(jié)果和直流系統(tǒng)仿真結(jié)果重新合并，得到待仿真電網(wǎng)的完整直交流系統(tǒng)仿真結(jié)果。通過(guò)本申請(qǐng)的方法，將待仿真電網(wǎng)進(jìn)行解耦，從而能夠針對(duì)交流電網(wǎng)和直流電網(wǎng)的不同的特性，分別采用最合適的仿真模型去進(jìn)行仿真，兼顧了仿真精度和仿真速度，并且在仿真的過(guò)程中進(jìn)行數(shù)據(jù)交互，使得最終的仿真結(jié)果仍然是對(duì)整個(gè)待仿真電網(wǎng)的仿真結(jié)果，從而在保證了仿真精度和準(zhǔn)確度的情況下，提高了仿真速度。[0149]網(wǎng)絡(luò)通信模塊，用于通過(guò)以太網(wǎng)將第二處理器30確定的直流系統(tǒng)仿真結(jié)果發(fā)送至第一處理器20,并獲取第一處理器20確定的交流系統(tǒng)仿真結(jié)果。[0150]具體地，網(wǎng)絡(luò)通信模塊包括：網(wǎng)絡(luò)數(shù)據(jù)收發(fā)模塊、貝瑞隆交互通信接口模塊、共享?yè)?jù)與共享RAM互相傳送；貝瑞隆交互通信接口模塊將以太網(wǎng)傳輸?shù)木W(wǎng)絡(luò)數(shù)據(jù)傳送至第二處理器中的貝瑞隆接口模塊，并從第二處理器中的貝瑞隆接口模塊讀取最新交互量，從而實(shí)現(xiàn)第二處理器和以太網(wǎng)間的數(shù)據(jù)傳遞；網(wǎng)絡(luò)通信處理器對(duì)共享RAM中的網(wǎng)絡(luò)數(shù)據(jù)進(jìn)行處理，實(shí)現(xiàn)各種網(wǎng)絡(luò)協(xié)議。MAC模塊采用Altera公司設(shè)計(jì)的三速以太網(wǎng)核心，用于與現(xiàn)接口連接。[0151]具體地，通過(guò)在第二處理器中設(shè)置貝瑞隆接口模塊，實(shí)現(xiàn)交流直流系統(tǒng)之間的解耦，并利用網(wǎng)絡(luò)通信模塊(千兆以太網(wǎng)通信媒介)實(shí)現(xiàn)第一處理器與第二處理器之間的通信[0152]示例性地，第一處理器一般通過(guò)直接連接或?qū)Ｓ们д捉粨Q機(jī)的方式連接至第二處理器，以確保高速數(shù)據(jù)流的可靠傳輸。第一處理器與第二處理器組成局域網(wǎng)后，第一處理器和第二處理器分別被分配一個(gè)IPv6(InternetProtocolVersion6,互聯(lián)網(wǎng)協(xié)議第6版)地址，通過(guò)IPv6協(xié)議互相訪問(wèn)。第二處理器中的網(wǎng)絡(luò)通訊模塊支持ICMPv6(InternetControlMessageProtocolversion6,互聯(lián)網(wǎng)控制信息協(xié)議版本六)協(xié)議，可以實(shí)現(xiàn)IPv6地址自動(dòng)分配，并可響應(yīng)ICMPv6鄰居查詢包文，第一處理器無(wú)現(xiàn)即插即用。[0153]在本實(shí)施例中，通過(guò)在第二處理器中設(shè)置網(wǎng)絡(luò)通信模塊，實(shí)現(xiàn)了第一處理器和第二處理器之間的雙向高速數(shù)據(jù)交互，使得第一處理器和第二處理器能夠通信連接，進(jìn)行數(shù)據(jù)的傳輸。顯示，但是這些步驟并不是必然按照箭頭指示的順序依次執(zhí)行。除非本文中有明確的說(shuō)明，6、7、8中的至少一部分步驟可以包括多個(gè)步驟或者多個(gè)階段，這些步驟或者階段并不必然是在同一時(shí)刻執(zhí)行完成，而是可以在不同的時(shí)刻執(zhí)行，這些步驟或者階段的執(zhí)行順序也不必然是依次進(jìn)行，而是可以與其它步驟或者其它步驟中的步驟或者階段的至少一部分輪流或者交替地執(zhí)行。[0155]在一個(gè)實(shí)施例中，提供了一種計(jì)算機(jī)設(shè)備，該計(jì)算機(jī)設(shè)備內(nèi)部結(jié)構(gòu)圖可以如圖17所示。該計(jì)算機(jī)設(shè)備包括通過(guò)系統(tǒng)總線連接的處理器、存儲(chǔ)器和網(wǎng)絡(luò)接口。其中，該計(jì)算機(jī)設(shè)備的處理器用于提供計(jì)算和控制能力。該計(jì)算機(jī)設(shè)備的存儲(chǔ)器包括非易失性存儲(chǔ)介質(zhì)、內(nèi)存儲(chǔ)器。該非易失性存儲(chǔ)介質(zhì)存儲(chǔ)有操作系統(tǒng)、計(jì)算機(jī)程序和數(shù)據(jù)庫(kù)。該內(nèi)存儲(chǔ)器為非易失性存儲(chǔ)介質(zhì)中的操作系統(tǒng)和計(jì)算機(jī)程序的運(yùn)行提供環(huán)境。該計(jì)算機(jī)設(shè)備的網(wǎng)絡(luò)接口用于與外部的終端通過(guò)網(wǎng)絡(luò)連接通信。該計(jì)算機(jī)程序被處理器執(zhí)行時(shí)以實(shí)現(xiàn)一種交直流電力系統(tǒng)的仿真方法。[0156]本領(lǐng)域技術(shù)人員可以理解，圖17中示出的結(jié)構(gòu)，僅僅是與本申請(qǐng)方案相關(guān)的部分結(jié)構(gòu)的框圖，并不構(gòu)成對(duì)本申請(qǐng)方案所應(yīng)用于其上的計(jì)算機(jī)設(shè)備的限定，具體的計(jì)算機(jī)設(shè)備可以包括比圖中所示更多或更少的部件，或者組合某些部件，或者具有不同的部件布置。[0157]在一個(gè)實(shí)施例中，提供了一種計(jì)算機(jī)設(shè)備，包括存儲(chǔ)器和處理器，存儲(chǔ)器中存儲(chǔ)有計(jì)算機(jī)程序，該處理器執(zhí)行計(jì)算機(jī)程序時(shí)實(shí)現(xiàn)上述各方法實(shí)施例中的步驟。[0158]在一個(gè)實(shí)施例中，提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)上述各方法實(shí)施