(12)發(fā)明專(zhuān)利地址中國(guó)臺(tái)灣新竹縣竹北市司31100權(quán)利要求書(shū)5頁(yè)說(shuō)明書(shū)26頁(yè)附圖30頁(yè)該第一區(qū)域的數(shù)據(jù)寫(xiě)入至該多個(gè)區(qū)塊所采用的21.一種應(yīng)用于一快閃存儲(chǔ)器控制器的控制方法，其中該快閃存儲(chǔ)器控制器用以存取一快閃存儲(chǔ)器模塊，該快閃存儲(chǔ)器模塊包含了多個(gè)區(qū)塊，且每一個(gè)區(qū)塊包含了多個(gè)數(shù)據(jù)頁(yè)，以及該控制方法包含有：接收來(lái)自一主裝置的設(shè)定指令，其中該設(shè)定指令是將快閃存儲(chǔ)器模塊的至少一部分設(shè)定為一區(qū)域命名空間(zonednamespace),其中該區(qū)域命名空間是邏輯性地包含多個(gè)區(qū)域(zone),該主裝置對(duì)于該區(qū)域命名空間的數(shù)據(jù)寫(xiě)入存取必須要以區(qū)域?yàn)閱挝粊?lái)進(jìn)行，每一個(gè)區(qū)域的大小都是相同的，每一個(gè)區(qū)域內(nèi)所對(duì)應(yīng)到的邏輯地址必須要是連續(xù)的，且區(qū)域之間不會(huì)有重迭的邏輯地址；利用一第一存取模式、一第二存取模式、一第三存取模式及一第四存取模式中的其一，以將來(lái)自該主裝置的數(shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊中，其中該數(shù)據(jù)為一特定區(qū)域的所有數(shù)若利用該第一存取模式：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的多個(gè)特定當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；若利用該第二存取模式：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的該多個(gè)特只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入；若利用該第三存取模式：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；若利用該第四存取模式：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入。2.如權(quán)利要求1所述的控制方法，其特征在于，利用該第一存取模式、該第二存取模式、該第三存取模式及該第四存取模式中的其一的步驟包含有：若是每一個(gè)區(qū)域的大小大于每一個(gè)區(qū)塊的大小，利用該第一存取模式或是該第二存取若是每一個(gè)區(qū)域的大小小于每一個(gè)區(qū)塊的大小，利用該第三存取模式或是該第四存取模式。3.如權(quán)利要求2所述的控制方法，其特征在于，利用該第一存取模式、該第二存取模式、3該第三存取模式及該第四存取模式中的其一的步驟包含有：若是每一個(gè)區(qū)域的大小大于每一個(gè)區(qū)塊的大小，且該區(qū)域命名空間在采用該第一存取模式時(shí)所規(guī)劃的容量高于該主裝置的一第一標(biāo)準(zhǔn)時(shí)，利用該第一存取模式；若是每一個(gè)區(qū)域的大小大于每一個(gè)區(qū)塊的大小，且該區(qū)域命名空間在采用該第一存取模式時(shí)所規(guī)劃的容量低于該主裝置的該第一標(biāo)準(zhǔn)時(shí)，利用該第二存取模式；若是每一個(gè)區(qū)域的大小小于每一個(gè)區(qū)塊的大小，且該區(qū)域命名空間在采用該第三存取模式時(shí)所規(guī)劃的容量高于該主裝置的一第二標(biāo)準(zhǔn)時(shí)，利用該第三存取模式；以及若是每一個(gè)區(qū)域的大小小于每一個(gè)區(qū)塊的大小，且該區(qū)域命名空間在采用該第三存取模式時(shí)所規(guī)劃的容量低于該主裝置的該第二標(biāo)準(zhǔn)時(shí)，利用該第四存取模式。若利用該第一存取模式：若是該主裝置傳送該數(shù)據(jù)以及傳送邏輯地址接續(xù)于該數(shù)據(jù)的最后一個(gè)邏輯地址的另一數(shù)據(jù)，則將該另一數(shù)據(jù)寫(xiě)入至不同于該多個(gè)特定區(qū)塊的其他區(qū)塊，而不會(huì)將該另一數(shù)據(jù)寫(xiě)入至該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)中。5.如權(quán)利要求4所述的控制方法，其特征在于，若是利用該第一存取模式，就儲(chǔ)存來(lái)自該主裝置的數(shù)據(jù)的角度來(lái)看，單一個(gè)區(qū)塊只會(huì)儲(chǔ)存單一個(gè)區(qū)域的數(shù)據(jù)。6.如權(quán)利要求1所述的控制方法，其特征在于，另包含有：若利用該第二存取模式：接收來(lái)自該主裝置的一第一數(shù)據(jù)，其中該第一數(shù)據(jù)為一第一區(qū)域的所有數(shù)據(jù)；根據(jù)該第一數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰谝粩?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的至少一個(gè)第一特定區(qū)塊以及一共用區(qū)塊中，其中該第一數(shù)據(jù)中對(duì)應(yīng)至第一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該至少一個(gè)第一特定區(qū)塊中，且該第一數(shù)據(jù)中對(duì)應(yīng)至最后一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該共用區(qū)塊中；接收來(lái)自該主裝置的一第二數(shù)據(jù)，其中該第二數(shù)據(jù)為一第二區(qū)域的所有數(shù)據(jù)；根據(jù)該第二數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰诙?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的至少一個(gè)第二特定區(qū)塊以及該共用區(qū)塊中。7.如權(quán)利要求6所述的控制方法，其特征在于，該第二數(shù)據(jù)中對(duì)應(yīng)至第一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該至少一個(gè)第二特定區(qū)塊中，且該第二數(shù)據(jù)中對(duì)應(yīng)至最后一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該共用區(qū)塊中。8.如權(quán)利要求6所述的控制方法，其特征在于，就儲(chǔ)存來(lái)自該主裝置的數(shù)據(jù)的角度來(lái)看，其中該至少一個(gè)第一特定區(qū)塊只會(huì)儲(chǔ)存對(duì)應(yīng)于該第一區(qū)域的數(shù)據(jù)，且該至少一個(gè)第二特定區(qū)塊只會(huì)儲(chǔ)存對(duì)應(yīng)于該第二區(qū)域的數(shù)據(jù)。9.如權(quán)利要求6所述的控制方法，其特征在于，該第二數(shù)據(jù)的第一個(gè)邏輯地址是接續(xù)于該第一數(shù)據(jù)的最后一個(gè)邏輯地址，且該主裝置連續(xù)地傳送該第一數(shù)據(jù)與該第二數(shù)據(jù)至該快閃存儲(chǔ)器控制器，以要求將該第一數(shù)據(jù)的至少一部分與該第二數(shù)據(jù)的至少一部分寫(xiě)入至該共用區(qū)塊。10.如權(quán)利要求1所述的控制方法，其特征在于，就儲(chǔ)存來(lái)自該主裝置的數(shù)據(jù)的角度來(lái)看，其中若是利用該第三存取模式時(shí)，單一個(gè)區(qū)塊只會(huì)儲(chǔ)存單一個(gè)區(qū)域的數(shù)據(jù)。4若利用該第四存取模式：接收來(lái)自該主裝置的一第一數(shù)據(jù)，其中該第一數(shù)據(jù)為一第一區(qū)域的所有數(shù)據(jù)；根據(jù)該第一數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰谝粩?shù)據(jù)寫(xiě)入至一共用區(qū)塊中；以及接收來(lái)自該主裝置的一第二數(shù)據(jù)，其中該第二數(shù)據(jù)為一第二區(qū)域的所有數(shù)據(jù)；根據(jù)該第二數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰诙?shù)據(jù)寫(xiě)入至該共用區(qū)塊中的剩余數(shù)據(jù)頁(yè)。12.如權(quán)利要求11所述的控制方法，其特征在于，若是利用該第四存取模式時(shí)，任何寫(xiě)滿(mǎn)數(shù)據(jù)的區(qū)塊必定會(huì)儲(chǔ)存多個(gè)區(qū)域的數(shù)據(jù)。13.一種快閃存儲(chǔ)器控制器，其中該快閃存儲(chǔ)器控制器是用來(lái)存取一快閃存儲(chǔ)器模塊，該快閃存儲(chǔ)器模塊包含了多個(gè)區(qū)塊，每一個(gè)區(qū)塊包含了多個(gè)數(shù)據(jù)頁(yè)，且該快閃存儲(chǔ)器控制器包含有：一只讀存儲(chǔ)器，用來(lái)儲(chǔ)存一程序碼；一微處理器，用來(lái)執(zhí)行該程序碼以控制對(duì)該快閃存儲(chǔ)器模塊的存取；以及一緩沖存儲(chǔ)器；其中該微處理器接收來(lái)自一主裝置的設(shè)定指令，其中該設(shè)定指令是將快閃存儲(chǔ)器模塊的至少一部分設(shè)定為一區(qū)域命名空間，其中該區(qū)域命名空間是邏輯性地包含多個(gè)區(qū)域，該主裝置對(duì)于該區(qū)域命名空間的數(shù)據(jù)寫(xiě)入存取必須要以區(qū)域?yàn)閱挝粊?lái)進(jìn)行，每一個(gè)區(qū)域的大小都是相同的，每一個(gè)區(qū)域內(nèi)所對(duì)應(yīng)到的邏輯地址必須要是連續(xù)的，且區(qū)域之間不會(huì)有重迭的邏輯地址；其中該微處理器利用一第一存取模式、一第二存取模式、一第三存取模式及一第四存取模式中的其一，以將來(lái)自該主裝置的數(shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊中，其中該數(shù)據(jù)為一特定區(qū)域的所有數(shù)據(jù)；其中當(dāng)該微處理器利用該第一存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的多個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；其中當(dāng)該微處理器利用該第二存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的該多個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入；其中當(dāng)該微處理器利用該第三存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；其中當(dāng)該微處理器利用該第四存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入。14.如權(quán)利要求13所述的快閃存儲(chǔ)器控制器，其特征在于，若是每一個(gè)區(qū)域的大小大于每一個(gè)區(qū)塊的大小，該微處理器利用該第一存取模式或是該第二存取模式；若是每一個(gè)區(qū)域的大小小于每一個(gè)區(qū)塊的大小，該微處理器利用該第三存取模式或是該第四存取模式。515.如權(quán)利要求13所述的快閃存儲(chǔ)器控制器，其特征在于，當(dāng)選擇該第一存取模式時(shí)：若是該主裝置傳送該數(shù)據(jù)以及傳送邏輯地址接續(xù)于該數(shù)據(jù)的最后一個(gè)邏輯地址的另一數(shù)據(jù)，則該微處理器將該另一數(shù)據(jù)寫(xiě)入至不同于該多個(gè)特定區(qū)塊的其他區(qū)塊，而不會(huì)將該另一數(shù)據(jù)寫(xiě)入至該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)中。16.如權(quán)利要求15所述的快閃存儲(chǔ)器控制器，其特征在于，若是選擇該第一存取模式時(shí)，單一個(gè)區(qū)塊只會(huì)儲(chǔ)存單一個(gè)區(qū)域的數(shù)據(jù)。17.如權(quán)利要求13所述的快閃存儲(chǔ)器控制器，其特征在于，當(dāng)該微處理器利用該第二存取模式時(shí)，該微處理器執(zhí)行以下操作：接收來(lái)自該主裝置的一第一數(shù)據(jù)，其中該第一數(shù)據(jù)為一第一區(qū)域的所有數(shù)據(jù)；根據(jù)該第一數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰谝粩?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的至少一個(gè)第一特定區(qū)塊以及一共用區(qū)塊中，其中該第一數(shù)據(jù)中對(duì)應(yīng)至第一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該至少一個(gè)第一特定區(qū)塊中，且該第一數(shù)據(jù)中對(duì)應(yīng)至最后一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該共用區(qū)塊中；以及接收來(lái)自該主裝置的一第二數(shù)據(jù)，其中該第二數(shù)據(jù)為一第二區(qū)域的所有數(shù)據(jù)；根據(jù)該第二數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰诙?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的至少一個(gè)第二特定區(qū)塊以及該共用區(qū)塊中，其中該第二數(shù)據(jù)中對(duì)應(yīng)至第一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該至少一個(gè)第二特定區(qū)塊中，且該第二數(shù)據(jù)中對(duì)應(yīng)至最后一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該共用區(qū)塊中。一快閃存儲(chǔ)器模塊，其中該快閃存儲(chǔ)器模塊包含了多個(gè)區(qū)塊，且每一個(gè)區(qū)塊包含了多一快閃存儲(chǔ)器控制器，用以存取該快閃存儲(chǔ)器模塊；其中該快閃存儲(chǔ)器控制器接收來(lái)自一主裝置的設(shè)定指令，其中該設(shè)定指令是將快閃存儲(chǔ)器模塊的至少一部分設(shè)定為一區(qū)域命名空間，其中該區(qū)域命名空間是邏輯性地包含多個(gè)區(qū)域，該主裝置對(duì)于該區(qū)域命名空間的數(shù)據(jù)寫(xiě)入存取必須要以區(qū)域?yàn)閱挝粊?lái)進(jìn)行，每一個(gè)區(qū)域的大小都是相同的，每一個(gè)區(qū)域內(nèi)所對(duì)應(yīng)到的邏輯地址必須要是連續(xù)的，且區(qū)域之間不會(huì)有重迭的邏輯地址；其中該快閃存儲(chǔ)器控制器利用一第一存取模式、一第二存取模式、一第三存取模式及一第四存取模式中的其一，以將來(lái)自該主裝置的數(shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊中，其中該數(shù)據(jù)為一特定區(qū)域的所有數(shù)據(jù)；其中當(dāng)該快閃存儲(chǔ)器控制器利用該第一存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的多個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；其中當(dāng)該快閃存儲(chǔ)器控制器利用該第二存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的該多個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入；其中當(dāng)該快閃存儲(chǔ)器控制器利用該第三存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；6其中當(dāng)該快閃存儲(chǔ)器控制器利用該第四存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入。19.如權(quán)利要求18所述的儲(chǔ)存裝置，其特征在于，若是每一個(gè)區(qū)域的大小大于每一個(gè)區(qū)塊的大小，該快閃存儲(chǔ)器控制器選擇該第一存取模式或是該第二存取模式；若是每一個(gè)區(qū)域的大小小于每一個(gè)區(qū)塊的大小，該快閃存儲(chǔ)器控制器選擇該第三存取模式或是該第四存取模式。20.如權(quán)利要求18所述的儲(chǔ)存裝置，其特征在于當(dāng)該快閃存儲(chǔ)器控制器利用該第二存取模式時(shí)，該快閃存儲(chǔ)器控制器執(zhí)行以下操作：接收來(lái)自該主裝置的一第一數(shù)據(jù)，其中該第一數(shù)據(jù)為一第一區(qū)域的所有數(shù)據(jù)；根據(jù)該第一數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰谝粩?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的至少一個(gè)第一特定區(qū)塊以及一共用區(qū)塊中，其中該第一數(shù)據(jù)中對(duì)應(yīng)至第一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該至少一個(gè)第一特定區(qū)塊中，且該第一數(shù)據(jù)中對(duì)應(yīng)至最后一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該共用區(qū)塊中；以及接收來(lái)自該主裝置的一第二數(shù)據(jù)，其中該第二數(shù)據(jù)為一第二區(qū)域的所有數(shù)據(jù)；根據(jù)該第二數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摰诙?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的至少一個(gè)第二特定區(qū)塊以及該共用區(qū)塊中，其中該第二數(shù)據(jù)中對(duì)應(yīng)至第一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該至少一個(gè)第二特定區(qū)塊中，且該第二數(shù)據(jù)中對(duì)應(yīng)至最后一個(gè)邏輯地址的內(nèi)容是儲(chǔ)存在該共用區(qū)塊中。7技術(shù)領(lǐng)域[0001]本發(fā)明有關(guān)于快閃存儲(chǔ)器。背景技術(shù)[0002]在非揮發(fā)性存儲(chǔ)器儲(chǔ)存裝置(Non-VolatileMemoryexpress,NVMe)規(guī)范中，規(guī)范了一個(gè)區(qū)域命名空間(zonednamespace),然而，由于上述區(qū)域命名空間以及其中的每一個(gè)區(qū)域是單純以主裝置的角度來(lái)看的，因此，主裝置所定義出的每一個(gè)區(qū)域的大小與儲(chǔ)存裝置中快閃存儲(chǔ)器模塊內(nèi)每一個(gè)區(qū)塊(block)的大小并不具有固定的關(guān)系，因此，當(dāng)主裝置準(zhǔn)備將對(duì)應(yīng)到一個(gè)區(qū)域的數(shù)據(jù)寫(xiě)入至快閃存儲(chǔ)器模塊時(shí)，快閃存儲(chǔ)器控制器會(huì)需要建立大量的邏輯地址與實(shí)體地址的映射表，例如以數(shù)據(jù)頁(yè)(page)為單位來(lái)記錄邏輯地址與實(shí)體地址的映射關(guān)系，因而造成快閃存儲(chǔ)器控制器在進(jìn)行數(shù)據(jù)處理上的負(fù)擔(dān)，且也占用了靜態(tài)隨機(jī)存取存儲(chǔ)器(StaticRandomAccessMemory,SRAM)及/或動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DynamicRandomAccessMemory,DRAM)的儲(chǔ)存空間。發(fā)明內(nèi)容[0003]因此，本發(fā)明的目的之一在于提出一種快閃存儲(chǔ)器控制器，其可以有效率地管理由主裝置所寫(xiě)入至快閃存儲(chǔ)器模塊內(nèi)的區(qū)域命名空間的數(shù)據(jù)，且所建立的邏輯地址與實(shí)體地址映射表具有較小的尺寸，以解決先前技術(shù)中所述的問(wèn)題。[0004]在本發(fā)明的一實(shí)施例中，揭示了一種應(yīng)用于一快閃存儲(chǔ)器控制器的控制方法，其中該快閃存儲(chǔ)器控制器用以存取一快閃存儲(chǔ)器模塊，該快閃存儲(chǔ)器模塊包含了多個(gè)區(qū)塊，且每一個(gè)區(qū)塊包含了多個(gè)數(shù)據(jù)頁(yè)，以及該控制方法包含有：接收來(lái)自一主裝置的設(shè)定指令，其中該設(shè)定指令是將快閃存儲(chǔ)器模塊的至少一部份設(shè)定為一區(qū)域命名空間，其中該區(qū)域命名空間是邏輯性地包含多個(gè)區(qū)域，該主裝置對(duì)于該區(qū)域命名空間的數(shù)據(jù)寫(xiě)入存取必須要以區(qū)域?yàn)閱挝粊?lái)進(jìn)行，每一個(gè)區(qū)域的大小都是相同的，每一個(gè)區(qū)域內(nèi)所對(duì)應(yīng)到的邏輯地址必須要是連續(xù)的，且區(qū)域之間不會(huì)有重迭的邏輯地址；利用一第一存取模式、一第二存取模式、一第三存取模式及一第四存取模式中的其一，以將來(lái)自該主裝置的數(shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊中，其中該數(shù)據(jù)為一特定區(qū)域的所有數(shù)據(jù)；若利用該第一存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的多個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；若利用該第二存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的該多個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入；若利用該第三存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；若利用該第8依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的多個(gè)特定區(qū)塊9入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；其中當(dāng)該快閃存儲(chǔ)器控制器利用該第二存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的該多個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入；其中當(dāng)該快閃存儲(chǔ)器控制器利用該第三存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中；以及當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而且在抹除前不依據(jù)該主裝置的寫(xiě)入指令寫(xiě)入來(lái)自該主裝置的數(shù)據(jù)；其中當(dāng)該快閃存儲(chǔ)器控制器利用該第四存取模式時(shí)：根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)個(gè)特定區(qū)塊中；以及只有在該數(shù)據(jù)完成寫(xiě)入之后，該最后一個(gè)特定區(qū)塊剩余數(shù)據(jù)頁(yè)才可以供另一區(qū)域的數(shù)據(jù)寫(xiě)入。附圖說(shuō)明[0007]圖1為根據(jù)本發(fā)明一實(shí)施例的電子裝置的示意圖。[0008]圖2A為依據(jù)本發(fā)明一實(shí)施例的儲(chǔ)存裝置內(nèi)的快閃存儲(chǔ)器控制器的示意圖。[0009]圖2B為依據(jù)本發(fā)明一實(shí)施例的快閃存儲(chǔ)器模塊中一區(qū)塊的示意圖。[0010]圖3為快閃存儲(chǔ)器模塊包含一般儲(chǔ)存空間以及區(qū)域命名空間的示意圖。[0011]圖4為區(qū)域命名空間被劃分為多個(gè)區(qū)域的示意圖。[0012]圖5為根據(jù)本發(fā)明一實(shí)施例的將來(lái)自主裝置的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間的流程[0013]圖6為區(qū)域的數(shù)據(jù)寫(xiě)入至快閃存儲(chǔ)器模塊內(nèi)的區(qū)塊的示意圖。[0014]圖7A為本發(fā)明一實(shí)施例的L2P映射表的示意圖。[0015]圖7B為本發(fā)明另一實(shí)施例的L2P映射表的示意圖。[0016]圖7C為本發(fā)明另一實(shí)施例的L2P映射表的示意圖。[0017]圖7D為本發(fā)明另一實(shí)施例的L2P映射表的示意圖。[0018]圖8為根據(jù)本發(fā)明一實(shí)施例的自區(qū)域命名空間讀取數(shù)據(jù)的流程圖。[0019]圖9為根據(jù)本發(fā)明另一實(shí)施例的將來(lái)自主裝置的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間的流程[0020]圖10為區(qū)域的數(shù)據(jù)寫(xiě)入至快閃存儲(chǔ)器模塊內(nèi)的區(qū)塊的示意圖。[0021]圖11A為根據(jù)本發(fā)明一實(shí)施例的L2P映射表與共用區(qū)塊表的示意圖。[0022]圖11B為根據(jù)本發(fā)明一實(shí)施例的L2P映射表與共用區(qū)塊表的示意圖。[0023]圖12為根據(jù)本發(fā)明另一實(shí)施例的共用區(qū)塊表的示意圖。[0024]圖13為根據(jù)本發(fā)明一實(shí)施例的自區(qū)域命名空間讀取數(shù)據(jù)的流程圖。[0025]圖14為根據(jù)本發(fā)明另一實(shí)施例的將來(lái)自主裝置的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間的流程圖。[0026]圖15為區(qū)域的數(shù)據(jù)寫(xiě)入至快閃存儲(chǔ)器模塊內(nèi)的區(qū)塊的示意圖。[0027]圖16為根據(jù)本發(fā)明一實(shí)施例的L2P映射表的示意圖。[0028]圖17為根據(jù)本發(fā)明另一實(shí)施例的自區(qū)域命名空間讀取數(shù)據(jù)的流程圖。[0029]圖18為根據(jù)本發(fā)明另一實(shí)施例的將來(lái)自主裝置的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間的流程圖。[0030]圖19為區(qū)域的數(shù)據(jù)寫(xiě)入至快閃存儲(chǔ)器模塊內(nèi)的區(qū)塊的示意圖。[0031]圖20為根據(jù)本發(fā)明一實(shí)施例的L2P映射表的示意圖。[0032]圖21為根據(jù)本發(fā)明一實(shí)施例的自區(qū)域命名空間讀取數(shù)據(jù)的流程圖。[0033]圖22為一般儲(chǔ)存空間內(nèi)的超級(jí)區(qū)塊的示意圖。[0034]圖23為根據(jù)本發(fā)明一實(shí)施例的組態(tài)快閃存儲(chǔ)器模塊的方法的流程圖。[0035]圖24為區(qū)域命名空間內(nèi)的超級(jí)區(qū)塊的示意圖。[0036]圖25為根據(jù)本發(fā)明一實(shí)施例的應(yīng)用于一快閃存儲(chǔ)器控制器的控制方法的流程圖。[0038]100:電子裝置[0039]110:主裝置[0040]120_1,120_2,120_N:儲(chǔ)存裝置[0041]122:快閃存儲(chǔ)器控制器[0042]124:快閃存儲(chǔ)器模塊[0043]212:微處理器[0044]212C:程序碼[0045]212M:只讀存儲(chǔ)器[0046]214:控制邏輯[0047]216:緩沖存儲(chǔ)器[0048]218:接口邏輯[0049]232:編碼器[0050]234:解碼器[0051]240:動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器[0052]200:區(qū)塊[0053]BL1,BL2,BL3:位元線[0055]310_1,310_2:區(qū)域命名空間[0056]320_1,320_2:一般儲(chǔ)存空間[0058]LBA_k～LBA_(k+x-1):邏輯地址[0059]500～508:步驟[0061]P1～PM:數(shù)據(jù)頁(yè)[0062]700,710,720,730:L2P映射表[0063]800～806:步驟[0064]900～906:步驟[0065]1100A,1100B:L2P映射表[0066]1130A,1130B:共用區(qū)塊表[0067]1230:共用區(qū)塊表11[0068]1300～1306:步驟[0069]1400～1408:步驟[0072]1700～1706:步驟[0073]1800～1806:步驟[0074]2000:L2P映射表[0075]2100～2106:步驟[0076]2210,2220,2230,2240:快閃存儲(chǔ)器芯片[0077]2212,2214,2222,2224,2232,2234,2242,2244:數(shù)據(jù)面[0078]2261,2262:超級(jí)區(qū)塊[0079]2300～2306:步驟[0080]2412,2414,2422,2424,2432,2434,2442,2444:數(shù)據(jù)面[0081]2461,2462:超級(jí)區(qū)塊具體實(shí)施方式[0082]圖1為根據(jù)本發(fā)明一實(shí)施例的電子裝置100的示意圖。如圖1所示，電子裝置包含了一主裝置110及多個(gè)儲(chǔ)存裝置120_1～120_N,其中每一個(gè)儲(chǔ)存裝置，以?xún)?chǔ)存裝置120_1為例，包含了一快閃存儲(chǔ)器控制器122以及一快閃存儲(chǔ)器模塊124。在本實(shí)施例中，多個(gè)儲(chǔ)存裝置120_1～120_N中的每一者可以是固態(tài)硬碟(solid-statedrive,SSD)或是任何具有快閃存儲(chǔ)器模塊的儲(chǔ)存裝置，主裝置可以是一中央處理器或是其他可以用來(lái)存取儲(chǔ)存裝置120_1~120_N的電子裝置或元件，且電子裝置100本身可以是一伺服器、個(gè)人電腦、筆記型電腦或是任何的可攜式電子裝置。需注意的是，雖然圖1繪出了多個(gè)儲(chǔ)存裝置120_1～120_N,但在一實(shí)施例中，電子裝置100可以?xún)H具有單一個(gè)儲(chǔ)存裝置120_1。[0083]圖2A為依據(jù)本發(fā)明一實(shí)施例的儲(chǔ)存裝置120_1內(nèi)的快閃存儲(chǔ)器控制器122的示意圖。如圖2A所示，快閃存儲(chǔ)器控制器122包含一微處理器212、一只讀存儲(chǔ)器(ReadOnly用來(lái)儲(chǔ)存一程序碼212C,而微處理器212則用來(lái)執(zhí)行程序碼212C以控制對(duì)快閃存儲(chǔ)器模塊124的存取(Access)?？刂七壿?14包含了一編碼器232以及一解碼器234,其中編碼器232用來(lái)對(duì)寫(xiě)入到快閃存儲(chǔ)器模塊220中的數(shù)據(jù)進(jìn)行編碼以產(chǎn)生對(duì)應(yīng)的校驗(yàn)碼(或稱(chēng)，錯(cuò)誤更正碼(ErrorCorrectionCode),ECC),而解碼器234用來(lái)將從快閃存儲(chǔ)器模塊124所讀出的數(shù)據(jù)進(jìn)行解碼。[0084]于典型狀況下，快閃存儲(chǔ)器模塊124包含了多個(gè)快閃存儲(chǔ)器芯片，而每一個(gè)快閃存儲(chǔ)器芯片包含多個(gè)區(qū)塊(block),而快閃存儲(chǔ)器控制器122對(duì)快閃存儲(chǔ)器模塊124進(jìn)行抹除數(shù)據(jù)運(yùn)作是以區(qū)塊為單位來(lái)進(jìn)行。另外，一區(qū)塊可記錄特定數(shù)量的數(shù)據(jù)頁(yè)(page),其中快閃存儲(chǔ)器控制器122對(duì)快閃存儲(chǔ)器模塊124進(jìn)行寫(xiě)入數(shù)據(jù)的運(yùn)作是以數(shù)據(jù)頁(yè)為單位來(lái)進(jìn)行寫(xiě)[0085]實(shí)作上，透過(guò)微處理器212執(zhí)行程序碼212C的快閃存儲(chǔ)器控制器210可利用其本身內(nèi)部的元件來(lái)進(jìn)行諸多控制運(yùn)作，例如：利用控制邏輯214來(lái)控制快閃存儲(chǔ)器模塊124的存取運(yùn)作(尤其是對(duì)至少一區(qū)塊或至少一數(shù)據(jù)頁(yè)的存取運(yùn)作)、利用緩沖存儲(chǔ)器216進(jìn)行所需的緩沖處理、以及利用接口邏輯218來(lái)與主裝置110溝通。緩沖存儲(chǔ)器216是以隨機(jī)存取存儲(chǔ)器(RandomAccessMemory,RAM)來(lái)實(shí)施。例如，緩沖存存儲(chǔ)器控制器122之內(nèi)，例如與快閃存儲(chǔ)器控制器122存在于相同的封裝之中。[0086]在本實(shí)施例中，儲(chǔ)存裝置120_1是支援NVMe規(guī)范，亦即接口邏輯218可符合一特定通訊標(biāo)準(zhǔn)(例如外設(shè)組件互聯(lián)(PeripheralComponentInterconnect,PCI)標(biāo)準(zhǔn)或PCIe標(biāo)準(zhǔn)),并且可依據(jù)該特定通訊標(biāo)準(zhǔn)進(jìn)行通訊，例如透過(guò)連接器來(lái)和主裝置110進(jìn)行通訊。[0087]圖2B為依據(jù)本發(fā)明一實(shí)施例的快閃存儲(chǔ)器模塊124中一區(qū)塊200的示意圖，其中快閃存儲(chǔ)器模塊124為立體NAND型快閃存儲(chǔ)器。如圖2如圖示的浮閘晶體管202或是其他的電荷捕捉(chargetrap)元件),其透過(guò)多條位元線(圖閃存儲(chǔ)器架構(gòu)。在圖2B中，以最上面的一個(gè)平面為例，字元線WL0上的所有浮閘晶體管構(gòu)成了至少一數(shù)據(jù)頁(yè)，字元線WL1上的所有浮閘晶體管構(gòu)成了另至少一數(shù)據(jù)頁(yè)，而字元線WL2的所有浮閘晶體管構(gòu)成了再另至少一數(shù)據(jù)頁(yè)…以此類(lèi)堆。此外，根據(jù)快閃存儲(chǔ)器寫(xiě)入方式的不同，字元線WL0與數(shù)據(jù)頁(yè)(邏輯數(shù)據(jù)頁(yè))之間的定義也會(huì)有所不同，詳細(xì)來(lái)說(shuō)，當(dāng)使用單層式儲(chǔ)存(Single-LevelCell,SLC)的方式寫(xiě)入時(shí)，字元線WL0上的所有浮閘晶體管僅對(duì)應(yīng)到單一邏輯數(shù)據(jù)頁(yè)；當(dāng)使用雙層式儲(chǔ)存(Multi-LevelCell,MLC)的方式寫(xiě)入時(shí)，字元線WL0上的所有浮閘晶體管對(duì)應(yīng)到兩個(gè)邏輯數(shù)據(jù)頁(yè)；當(dāng)使用三層式儲(chǔ)存(TLC)的方式寫(xiě)入時(shí)，字元線WL0上的所有浮閘晶體管對(duì)應(yīng)到三個(gè)邏輯數(shù)據(jù)頁(yè)；以及當(dāng)使用四層式儲(chǔ)存(QLC)的方式寫(xiě)入時(shí)，字元線WL0上的所有浮閘晶體管對(duì)應(yīng)到四個(gè)邏輯數(shù)據(jù)頁(yè)。由于本技術(shù)領(lǐng)域中具有通常知識(shí)者應(yīng)能了解立體NAND型快閃存儲(chǔ)器的結(jié)構(gòu)以及字元線及數(shù)據(jù)頁(yè)之間的關(guān)系，故相關(guān)的細(xì)節(jié)在此不予贅述。[0088]在本實(shí)施例中，主裝置110是可以透過(guò)發(fā)送一個(gè)設(shè)定指令集，例如區(qū)域命名空間指令集(ZonedNamespacesCommandSet),以將快閃存儲(chǔ)器模塊124的至少一部份設(shè)定為區(qū)域命名空間(zonednamespace)。參考圖3所示，主裝置110可以發(fā)送設(shè)定指令集至快閃存儲(chǔ)器控制器122,以使得快閃存儲(chǔ)器模塊124具有至少一個(gè)區(qū)域命名空間(在本實(shí)施例中以區(qū)域命名空間310_1、310_2為例)以及至少一個(gè)一般儲(chǔ)存空間(在本實(shí)施例中以一般儲(chǔ)存空間320_1、320_2為例)。區(qū)域命名空間310_1在存取上會(huì)被劃分為多個(gè)區(qū)域(zone),而主裝置110對(duì)于區(qū)域命名空間310_1的數(shù)據(jù)寫(xiě)入必須要以邏輯區(qū)塊地址(Logicalblockaddress,LBA)為單位來(lái)進(jìn)行，一個(gè)邏輯區(qū)塊地址(或簡(jiǎn)稱(chēng)邏輯地址)可代表512位元組(512bytes)的數(shù)據(jù)量，而主裝置110需對(duì)一個(gè)區(qū)域進(jìn)行連續(xù)性的寫(xiě)入。具體來(lái)說(shuō)，參考圖4,區(qū)域命名空間設(shè)定，但每一個(gè)區(qū)域的大小都是相同的，每一個(gè)區(qū)域內(nèi)所對(duì)應(yīng)到的邏輯地址必須要是連續(xù)的，且區(qū)域之間不會(huì)有重迭的邏輯地址(亦即，一個(gè)邏輯地址只會(huì)存在于一個(gè)區(qū)域內(nèi))。舉例來(lái)說(shuō)，假設(shè)每一個(gè)區(qū)域的大小為x個(gè)邏輯地址，而區(qū)域Z3的起始邏輯地址是LBA_k,則區(qū)域Z3的數(shù)據(jù)。在一實(shí)施例中，相鄰區(qū)域的邏輯地址也是連續(xù)的，舉例來(lái)說(shuō)，區(qū)域Z0是用來(lái)儲(chǔ)存具位元組(Kilobyte,KB)。詳細(xì)來(lái)說(shuō)，快閃存儲(chǔ)器控制器122會(huì)根據(jù)所寫(xiě)入的數(shù)據(jù)來(lái)設(shè)定一個(gè)寫(xiě)入指標(biāo)(write閃存儲(chǔ)器控制器122后，快閃存儲(chǔ)器控制器122會(huì)設(shè)定寫(xiě)入指標(biāo)為下一個(gè)邏輯地址LBA_空間310_1進(jìn)行存取，但由于上述區(qū)域命名空間310_1以及每一個(gè)區(qū)域是以主裝置110的角小可能為B型號(hào)的快閃存儲(chǔ)器模塊的實(shí)體區(qū)塊的1.3倍大，而C型號(hào)的快閃存儲(chǔ)器模塊的實(shí)置110所設(shè)定的區(qū)域非常難與實(shí)體區(qū)塊齊致(align)。此時(shí)快閃存儲(chǔ)器控制器122在將邏輯區(qū)塊對(duì)應(yīng)到實(shí)體區(qū)塊時(shí)將會(huì)面臨非常大的困難，例如可能造成儲(chǔ)存裝置120_1中有許多冗儲(chǔ)器模塊124時(shí)，會(huì)增加快閃存儲(chǔ)器控制器122在建立邏輯地址至實(shí)體地址(logical一種可以讓快閃存儲(chǔ)器控制器122有效率地根據(jù)主裝置110的存取指令來(lái)對(duì)區(qū)域命名空間[0091]圖5為根據(jù)本發(fā)明一實(shí)施例的將來(lái)的流程圖，其中本實(shí)施例是假設(shè)每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量是大于快閃存儲(chǔ)器模塊124中每一個(gè)實(shí)體區(qū)塊的大小，且每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量并非是快閃存儲(chǔ)器模塊124中大小、區(qū)域數(shù)量、邏輯區(qū)塊地址大小等基本設(shè)定，例如利用區(qū)域命名空間指令集(Zoned據(jù)至快閃存儲(chǔ)器控制器122,其中上述數(shù)據(jù)為對(duì)應(yīng)到一或多個(gè)區(qū)域的數(shù)據(jù)，例如圖4中區(qū)域快閃存儲(chǔ)器模塊124中選擇至少一個(gè)區(qū)塊(空白區(qū)塊、或稱(chēng)備用區(qū)塊(spareblock)),并依域所對(duì)應(yīng)的數(shù)據(jù)儲(chǔ)存量，通常不會(huì)是一個(gè)實(shí)體區(qū)塊中用來(lái)存放主裝置110所寫(xiě)入數(shù)據(jù)的區(qū)器控制器122會(huì)將最后一個(gè)區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)(invaliddata),或是直接將[0092]舉例來(lái)說(shuō)，參考圖6,假設(shè)每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量介于快閃存儲(chǔ)器模塊124主裝置110針對(duì)區(qū)域Z1所發(fā)送的寫(xiě)入指令中包含了區(qū)域Z1的起始邏輯地址，而快閃存儲(chǔ)器控制器122系將區(qū)域Z1的起始邏輯地址對(duì)應(yīng)到實(shí)體區(qū)塊B3的起始實(shí)體儲(chǔ)存空間至最后一個(gè)數(shù)據(jù)頁(yè)P(yáng)M,而在區(qū)塊B3完成數(shù)據(jù)寫(xiě)入之后，繼續(xù)由區(qū)塊B7的第一個(gè)數(shù)據(jù)頁(yè)P(yáng)1開(kāi)地寫(xiě)入，快閃存儲(chǔ)器控制器122仍可選擇不連續(xù)的區(qū)塊B3、B7來(lái)儲(chǔ)存該些邏輯上連續(xù)的數(shù)B99以及B6均包含了數(shù)據(jù)頁(yè)P(yáng)1～PM,而區(qū)域Z3的數(shù)據(jù)則根據(jù)邏輯地址依序地自區(qū)塊B12的第區(qū)塊B99的第一個(gè)數(shù)據(jù)頁(yè)P(yáng)1開(kāi)始進(jìn)行寫(xiě)入至最后一個(gè)數(shù)據(jù)頁(yè)P(yáng)M,且在區(qū)塊B99完成數(shù)據(jù)寫(xiě)入是被寫(xiě)入無(wú)效數(shù)據(jù)的實(shí)體數(shù)據(jù)頁(yè)的實(shí)體區(qū)塊，通常會(huì)被快閃存儲(chǔ)器控制器122對(duì)應(yīng)到各區(qū)域的最后一部分，或者說(shuō)快閃存儲(chǔ)器控制器122會(huì)將區(qū)域的最后一個(gè)邏輯地址所對(duì)應(yīng)的數(shù)址的數(shù)據(jù)是儲(chǔ)存在一實(shí)體區(qū)塊的第X個(gè)儲(chǔ)存單位(例如實(shí)體儲(chǔ)存頁(yè)或是區(qū)段)中，則該實(shí)體數(shù)據(jù)的數(shù)據(jù)頁(yè)是接續(xù)在對(duì)應(yīng)區(qū)域的最后一個(gè)邏輯地址的數(shù)據(jù)所存放的實(shí)體儲(chǔ)存單位之后。而在另一個(gè)實(shí)施例中，主裝置110是定義了一個(gè)較大的區(qū)域大小(ZoneSize),以及一個(gè)較儲(chǔ)器控制器122可以不將空白頁(yè)或是寫(xiě)入無(wú)效數(shù)據(jù)的數(shù)據(jù)頁(yè)直接接續(xù)在對(duì)應(yīng)區(qū)域的最后一無(wú)法填滿(mǎn)實(shí)體區(qū)塊的儲(chǔ)存空間，例如無(wú)法填滿(mǎn)實(shí)體區(qū)塊B8用來(lái)儲(chǔ)存主機(jī)數(shù)據(jù)的儲(chǔ)存空間，因此快閃存儲(chǔ)器控制器122仍舊要將實(shí)體區(qū)塊B8內(nèi)該些儲(chǔ)存空間留白或是填入無(wú)效數(shù)據(jù)，有空間儲(chǔ)存數(shù)據(jù)的狀況下，快閃存儲(chǔ)器控制器122仍舊不會(huì)將區(qū)域Z2的起始邏輯地址所對(duì)(例如包含了區(qū)域Z1的最后一個(gè)邏輯地址與區(qū)域Z2的第一個(gè)邏輯地址的寫(xiě)入命令),且某一控制器122仍舊不會(huì)將該些連續(xù)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)連續(xù)地儲(chǔ)存在該特定實(shí)體區(qū)塊中，而是跳躍性的將區(qū)域Z2的第一個(gè)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入另一個(gè)實(shí)體區(qū)塊，例如區(qū)塊區(qū)域Z1的最后一個(gè)邏輯地址與區(qū)域Z2的第一個(gè)邏輯地址的讀取命令),快閃存儲(chǔ)器控制器122在讀取儲(chǔ)存在實(shí)體區(qū)塊P8中對(duì)應(yīng)區(qū)域Z1的最后一個(gè)邏輯地址的數(shù)據(jù)之后，也會(huì)跳躍性[0094]在步驟508中，快閃存儲(chǔ)器控制器122建立或更新—L2P映射表以記錄邏輯地址與個(gè)步驟只要能達(dá)到相同的目的，不一定要依照固定的次序進(jìn)行，例如步驟508可接在步驟制器122通常會(huì)修改L2P映射表700將與區(qū)域Z1相對(duì)應(yīng)的實(shí)體區(qū)塊地址的欄位給刪除掉，例體區(qū)塊所儲(chǔ)存的數(shù)據(jù)。而快閃存儲(chǔ)器控制器122可稍后再將該些實(shí)體區(qū)塊給抹除，請(qǐng)注意到，實(shí)體區(qū)塊B8中儲(chǔ)存了主裝置110欲儲(chǔ)存的數(shù)據(jù)以及無(wú)效數(shù)據(jù)，雖然主裝置110所欲重置的區(qū)域Z1并不包含該些無(wú)效數(shù)據(jù)。為了管理上的方便，快閃存儲(chǔ)器控制器122在收到主裝置110針對(duì)區(qū)域Z1的重置指令后，仍會(huì)整體性地刪除L2P映射表700中的實(shí)體區(qū)塊地址PBA8,即便主裝置110所欲重置的區(qū)域Z1并不包含實(shí)體區(qū)塊B8中所儲(chǔ)存的該些無(wú)效數(shù)據(jù)。并且，快閃存儲(chǔ)器控制器122在抹除實(shí)體區(qū)塊B8之前，也不會(huì)將主裝置110發(fā)出的重置指令中所沒(méi)有包含到的無(wú)效數(shù)據(jù)給搬移到其他實(shí)體區(qū)塊去，而是將整個(gè)實(shí)體區(qū)塊直接刪除。[0096]在以上的實(shí)施例中，區(qū)域命名空間310_1內(nèi)的任何一個(gè)實(shí)體區(qū)塊所儲(chǔ)存的數(shù)據(jù)都一定是屬于相同的區(qū)域，亦即，任何一個(gè)實(shí)體區(qū)塊內(nèi)所儲(chǔ)存的所有數(shù)據(jù)的所對(duì)應(yīng)的邏輯地址會(huì)屬于同一個(gè)區(qū)域。而且又因?yàn)橹餮b置110僅能對(duì)一個(gè)區(qū)域內(nèi)的邏輯地址連續(xù)地寫(xiě)入。因此，本實(shí)施例的L2P映射表700可以?xún)H包含了區(qū)域命名空間310_1的實(shí)體區(qū)塊地址，而不會(huì)包含任何的數(shù)據(jù)頁(yè)地址，亦即L2P映射表700不會(huì)記錄任何區(qū)塊內(nèi)的數(shù)據(jù)頁(yè)序號(hào)或相關(guān)的數(shù)據(jù)頁(yè)資訊。此外，L2P映射表700也僅會(huì)記錄每一個(gè)區(qū)域的起始邏輯地址，因此，L2P映射表700本身僅具有很小的數(shù)據(jù)量，故L2P映射表700可以常駐在緩沖存儲(chǔ)器216或是DRAM240,而不會(huì)對(duì)緩沖存儲(chǔ)器216或DRAM240的儲(chǔ)存空間造成太大的負(fù)擔(dān)。請(qǐng)注意到，由于主裝置110設(shè)定區(qū)域大小及區(qū)域個(gè)數(shù)之后，各個(gè)區(qū)域的起始邏輯地址就固定下來(lái)了，因此L2P映射表700可以更進(jìn)一步的化簡(jiǎn)為一個(gè)欄位，即，僅有實(shí)體區(qū)塊地址欄位。而區(qū)域的起始邏輯地址欄位即可利用表格的條目(entry)來(lái)代表，如圖7B所示的L2P映射表710,而無(wú)需實(shí)際儲(chǔ)存多個(gè)區(qū)域的起始邏輯地址。[0097]在以上的實(shí)施例中，L2P映射表700中可以?xún)H包含了區(qū)域命名空間310_1的實(shí)體區(qū)塊地址，而不會(huì)包含任何的數(shù)據(jù)頁(yè)地址，然而，在另一實(shí)施例中，L2P映射表700可以包含了每一個(gè)區(qū)域的起始邏輯地址及對(duì)應(yīng)的實(shí)體區(qū)塊地址與第一個(gè)數(shù)據(jù)頁(yè)的實(shí)體數(shù)據(jù)頁(yè)地址。由于L2P映射表中的一個(gè)區(qū)域僅包含一個(gè)實(shí)體區(qū)塊地址及一個(gè)實(shí)體數(shù)據(jù)頁(yè)地址，故也只具有很小的數(shù)據(jù)量。[0098]圖7C為根據(jù)本發(fā)明一實(shí)施例的L2P映射表720的示意圖。L2P映射表720包含了兩個(gè)欄位，其中一個(gè)欄位記錄了邏輯地址、而另一個(gè)欄位則記錄了區(qū)塊的實(shí)體區(qū)塊地址。同時(shí)參考圖6,由于區(qū)域Z1的數(shù)據(jù)依序?qū)懭胫羺^(qū)塊B3、B7及B8,且區(qū)域Z3的數(shù)據(jù)依序?qū)懭胫羺^(qū)塊Z1的邏輯地址(Z1_LBA_S+2*y)及區(qū)塊B8的實(shí)體區(qū)塊地址PBA8,其中邏輯地址(Z1_LBA_S+y)可以是寫(xiě)入至區(qū)塊B7的數(shù)據(jù)的第一個(gè)邏輯地址(亦即，對(duì)應(yīng)到區(qū)塊B7的數(shù)據(jù)頁(yè)P(yáng)1的邏輯地址),而邏輯地址(Z1_LBA_S+2*y)可以是寫(xiě)入至區(qū)塊B8的數(shù)據(jù)的第一個(gè)邏輯地址(亦即，對(duì)應(yīng)到區(qū)塊B8的數(shù)據(jù)頁(yè)P(yáng)1的邏輯地址);類(lèi)似地，L2P映射表720記錄了區(qū)域Z3的起始邏輯地址實(shí)體區(qū)塊地址PBA99、以及區(qū)域Z6的邏輯地址(Z3_LBA_S+2*y)及區(qū)塊B6的實(shí)體區(qū)塊地址PBA6,其中邏輯地址(Z3_LBA_S+y)可以是寫(xiě)入至區(qū)塊B99的數(shù)據(jù)的第一個(gè)邏輯地址(亦即，對(duì)應(yīng)到區(qū)塊B99的數(shù)據(jù)頁(yè)P(yáng)1的邏輯地址),而邏輯地址(Z3_LBA_S+2*y)可以是寫(xiě)入至區(qū)塊B6的數(shù)據(jù)的第一個(gè)邏輯地址(亦即，對(duì)應(yīng)到區(qū)塊B6的數(shù)據(jù)頁(yè)P(yáng)1的邏輯地址)。需注意的是，上述的"y"可以表示為一個(gè)區(qū)塊可以?xún)?chǔ)存多少筆邏輯地址的數(shù)據(jù)，尤其是指主裝置110傳送給儲(chǔ)存裝置120_1,希望儲(chǔ)存裝置120_1儲(chǔ)存的數(shù)據(jù)。請(qǐng)注意到，由于主裝置110設(shè)定區(qū)域大小及區(qū)域個(gè)數(shù)之后，各個(gè)區(qū)域的起始邏輯地址就固定下來(lái)了，各個(gè)子區(qū)域的起始邏輯地址也固地址欄位。而邏輯地址欄位即可利用表格的條目(entry)來(lái)代表，而無(wú)需實(shí)際儲(chǔ)存多個(gè)子區(qū)域的起始邏輯地址，例如圖7D的L2P映射表[0099]需注意的是，本實(shí)施例的L2P映射表720僅包含了區(qū)域命名空間310_1的實(shí)體區(qū)塊地址，而不會(huì)包含任何的數(shù)據(jù)頁(yè)地址，亦即L2P映射表720不會(huì)記錄任何區(qū)塊內(nèi)的數(shù)據(jù)頁(yè)序號(hào)或相關(guān)的數(shù)據(jù)頁(yè)資訊。此外，L2P映射表720也只會(huì)記錄每一個(gè)區(qū)塊所對(duì)應(yīng)到的第一個(gè)邏輯地址，因此，L2P映射表720本身僅具有很小的數(shù)據(jù)量，故L2P映射表720可以常駐在緩沖存儲(chǔ)器216或是DRAM240,而不會(huì)對(duì)緩沖存儲(chǔ)器216或DRAM240的儲(chǔ)存空間造成太大的負(fù)擔(dān)。在一實(shí)施例中，上述L2P映射表720中所記錄的實(shí)體區(qū)塊地址可以另外搭配第一個(gè)數(shù)據(jù)頁(yè)的實(shí)體數(shù)據(jù)頁(yè)地址，而額外增加一個(gè)實(shí)體數(shù)據(jù)頁(yè)地址在實(shí)務(wù)上不會(huì)對(duì)儲(chǔ)存空間造成太大的負(fù)擔(dān)。[0100]圖8為根據(jù)本發(fā)明一實(shí)施例的自區(qū)域命名空間310_1讀取數(shù)據(jù)的流程圖，其中本實(shí)施例是假設(shè)區(qū)域命名空間310_1已經(jīng)儲(chǔ)存了圖6所示的區(qū)域Z1及Z3的數(shù)據(jù)。在步驟800中，流程開(kāi)始，主裝置110及儲(chǔ)存裝置120_1上電并完成初始化操作(例如，開(kāi)機(jī)程序)。在步驟802,主裝置110發(fā)送一讀入指令以要求讀取具有一特定邏輯地址的數(shù)據(jù)。在步驟804,快閃存儲(chǔ)器控制器122中的微處理器212判斷出該特定邏輯地址是屬于哪一個(gè)區(qū)域，并根據(jù)L2P映射表700或是L2P映射表720所記錄的邏輯地址來(lái)計(jì)算出該特定邏輯地址所對(duì)應(yīng)的一實(shí)體數(shù)據(jù)頁(yè)地址。以圖7A的L2P映射表700來(lái)做為說(shuō)明，由于L2P映射表700記錄了個(gè)區(qū)域的起始邏輯地址，再加上每一個(gè)區(qū)域的邏輯地址的數(shù)量為已知，因此，微處理器212可以由上述資訊來(lái)得知該特定邏輯地址是屬于哪一個(gè)區(qū)域，以圖6、7A的實(shí)施例來(lái)做說(shuō)明，假設(shè)該特定邏輯地址為L(zhǎng)BA_2500,一個(gè)區(qū)域包含了2000個(gè)邏輯地址，L2P映射表700記錄了區(qū)域Z1的起始邏輯地址Z1_LBA_S為L(zhǎng)BA_2001,則微處理器212可以判斷出該特定邏輯地址屬于區(qū)域Z1。接著，微處理器212根據(jù)該特定邏輯地址與區(qū)域Z1的起始邏輯地址Z1_LBA_S之間的差距，再根據(jù)區(qū)塊的每一個(gè)數(shù)據(jù)頁(yè)所能夠儲(chǔ)存多少邏輯地址的數(shù)據(jù)，來(lái)決定出該特定邏輯地址所對(duì)應(yīng)的該實(shí)體數(shù)據(jù)頁(yè)地址。為了方便說(shuō)明，假設(shè)區(qū)塊中每一個(gè)數(shù)據(jù)頁(yè)只能儲(chǔ)存一個(gè)邏輯地址的數(shù)據(jù)，則該特定邏輯地址與區(qū)域Z1的起始邏輯地址Z1_LBA_S之間的差距為五百個(gè)邏輯地址，則微處理器212可以計(jì)算出該特定邏輯地址對(duì)應(yīng)到區(qū)塊B3的第五百個(gè)數(shù)據(jù)頁(yè)P(yáng)500的實(shí)體數(shù)據(jù)頁(yè)地址，而若是區(qū)塊B3的數(shù)據(jù)頁(yè)數(shù)量不足五百個(gè)，則由區(qū)塊B3的第一個(gè)數(shù)據(jù)頁(yè)P(yáng)1開(kāi)始數(shù)起第五百個(gè)數(shù)據(jù)頁(yè)以得到位于區(qū)塊B7的實(shí)體數(shù)據(jù)頁(yè)地址。[0101]另一方面，以圖7B的L2P映射表720來(lái)做為說(shuō)明，由于L2P映射表720記錄了個(gè)區(qū)域理器212可以由上述資訊來(lái)得知該特定邏輯地址是屬于哪一個(gè)區(qū)域以及哪一個(gè)區(qū)塊。接著，微處理器212根據(jù)該特定邏輯地址與區(qū)域Z1的邏輯地址(例如，Z1_LBA_S、(Z1_LBA_S+y)或(Z1_LBA_S+2y))之間的差距，再根據(jù)區(qū)塊的每一個(gè)數(shù)據(jù)頁(yè)所能夠儲(chǔ)存多少邏輯地址的數(shù)據(jù)，來(lái)決定出該特定邏輯地址所對(duì)應(yīng)的該實(shí)體數(shù)據(jù)頁(yè)地址。為了方便說(shuō)明，假設(shè)區(qū)塊中每一個(gè)數(shù)據(jù)頁(yè)只能儲(chǔ)存一個(gè)邏輯地址的數(shù)據(jù)，則該特定邏輯地址與區(qū)域Z1的起始邏輯地址Z1_LBA_S之間的差距為五百個(gè)邏輯地址，則微處理器212可以計(jì)算出該特定邏輯地址對(duì)應(yīng)到區(qū)[0102]在步驟806,微處理器212根據(jù)在步驟804中所決定出的實(shí)體區(qū)塊地址及實(shí)體數(shù)據(jù)小尺寸的L2P映射表700/710/720/730的情形下，仍然可以有效地完成區(qū)域命名空間310_1的比例過(guò)高，還可能導(dǎo)致快閃存儲(chǔ)器控制器122無(wú)法規(guī)劃出足夠的存儲(chǔ)器空間供使用者使[0104]圖9為根據(jù)本發(fā)明另一實(shí)施例的將來(lái)自主裝置110的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1的流程圖，其中本實(shí)施例是假設(shè)每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量是大于快閃存儲(chǔ)器模設(shè)定。在步驟902,主裝置110發(fā)送一寫(xiě)入指令以及對(duì)應(yīng)的數(shù)據(jù)至快閃存儲(chǔ)器控制器122,其對(duì)應(yīng)到的數(shù)據(jù)量介于快閃存儲(chǔ)器模塊124中兩個(gè)區(qū)塊至三個(gè)區(qū)塊之間，則快閃存儲(chǔ)器控制0、區(qū)塊B99所記錄的是區(qū)域Z3的第二部分?jǐn)?shù)據(jù)Z3_1、而區(qū)塊B8所記錄的是區(qū)域Z3的第三部了管理上的方便，快閃存儲(chǔ)器控制器122并不會(huì)將任何區(qū)域的第一筆數(shù)據(jù)儲(chǔ)存至共用區(qū)塊[0105]在步驟906中，快閃存儲(chǔ)器控制器122建立或更新—L2P映射表以記錄邏輯地址與每個(gè)實(shí)體區(qū)塊用來(lái)存放主機(jī)數(shù)據(jù)的地址數(shù)目，Z0_LBA_S+2*y即代表區(qū)域0第三個(gè)子區(qū)域的數(shù)據(jù)是寫(xiě)在區(qū)塊B8的第一個(gè)數(shù)據(jù)頁(yè)P(yáng)1;而共用區(qū)塊表1130A記錄了區(qū)域Z3的第三部分?jǐn)?shù)據(jù)Z3_2的第一個(gè)邏輯地址(Z3_LBA_S+2*y)及對(duì)應(yīng)的實(shí)體區(qū)塊地址PBA8及實(shí)體數(shù)據(jù)頁(yè)地址P120,亦即第三部分?jǐn)?shù)據(jù)Z3_2中對(duì)應(yīng)到第一個(gè)邏輯地址的數(shù)據(jù)是寫(xiě)在個(gè)數(shù)據(jù)頁(yè)P(yáng)120(需注意，在此是假設(shè)區(qū)塊中每一個(gè)數(shù)據(jù)頁(yè)只能儲(chǔ)存一個(gè)邏輯地址的數(shù)據(jù)，實(shí)際情況可根據(jù)一個(gè)數(shù)據(jù)頁(yè)所能儲(chǔ)存多少個(gè)邏輯地址的數(shù)據(jù)來(lái)?yè)?jù)以調(diào)整)。類(lèi)似于圖11B中的L2P映射表1100B,第11A圖中的共用區(qū)塊表1130A亦得以圖11B中共用區(qū)塊表1130B的形式呈[0107]另外，需注意的是，區(qū)域Z1以及區(qū)域Z3的數(shù)據(jù)在寫(xiě)入的過(guò)程中，其寫(xiě)入過(guò)程可能并非是在區(qū)域Z1的數(shù)據(jù)全部寫(xiě)完后再開(kāi)始將區(qū)域Z3的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1,換句話說(shuō)，有可能在區(qū)域Z1的數(shù)據(jù)尚未寫(xiě)完時(shí)，快閃存儲(chǔ)器控制器122便需要將開(kāi)始將區(qū)域Z3的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1。因此，在本發(fā)明的另一個(gè)實(shí)施例中，共用區(qū)塊表1130可以另外包含一個(gè)完成指標(biāo)欄位，其用來(lái)指出區(qū)域的數(shù)據(jù)在共用區(qū)塊是否已完全寫(xiě)入。參考圖12所示，其中圖12所示的共用區(qū)塊表1230是延續(xù)圖10的實(shí)施例。在圖12(a)中，當(dāng)區(qū)域Z1的第三部分?jǐn)?shù)據(jù)Z1_2全部寫(xiě)入至共同區(qū)塊B8之后，微處理器212會(huì)將完成指標(biāo)由'0’修改為'1’,而之后微處理器212需要將區(qū)域Z3的第三部分?jǐn)?shù)據(jù)Z3_2寫(xiě)入至區(qū)域命名空間310_1時(shí)，由于對(duì)應(yīng)到共同區(qū)塊B8的區(qū)域Z1的第三部分?jǐn)?shù)據(jù)Z1_2的完成指標(biāo)為’1',則微處理器212可以判斷共同區(qū)塊B8目前可供數(shù)據(jù)寫(xiě)入，故將區(qū)域Z3的第三部分?jǐn)?shù)據(jù)Z3_2寫(xiě)入共同區(qū)塊B8,并在共用區(qū)塊表1230中記錄第三部分?jǐn)?shù)據(jù)Z3_2及對(duì)應(yīng)的實(shí)體區(qū)塊地址及實(shí)體數(shù)據(jù)頁(yè)地址。另一方面，在圖12(b)中，當(dāng)區(qū)域Z1的第三部分?jǐn)?shù)據(jù)Z1_2在寫(xiě)入至共同區(qū)塊B8的過(guò)程中，其對(duì)應(yīng)的完成指標(biāo)是為'0’(代表區(qū)域Z1的第三部分?jǐn)?shù)據(jù)Z1_2尚未全部寫(xiě)入至共同區(qū)塊B8),而若是此時(shí)后微處理器212需要將區(qū)域Z3的第三部分?jǐn)?shù)據(jù)Z3_2寫(xiě)入至區(qū)域命名空間310_1,由于對(duì)應(yīng)到共同區(qū)塊B8的區(qū)域Z1的第三部分?jǐn)?shù)據(jù)Z1_2的完成指標(biāo)為'0’,則微處理器212可以判斷共同區(qū)塊B8目前不可以供第三部分?jǐn)?shù)據(jù)Z3_2寫(xiě)入，故微處理器212另外選擇一個(gè)空白區(qū)塊(例如區(qū)塊B15),并將區(qū)域Z3的第三部分?jǐn)?shù)據(jù)Z3_2寫(xiě)入至區(qū)塊B15中，并在共用區(qū)塊表1230中記錄三部分?jǐn)?shù)據(jù)Z3_2及對(duì)應(yīng)的實(shí)體區(qū)塊地址PBA15及實(shí)體數(shù)據(jù)頁(yè)地址P1。請(qǐng)注意到，圖12中的共用區(qū)塊表1230亦得以類(lèi)似圖11B中的共用區(qū)塊表1130B的形式再追加完成指標(biāo)欄位的形式呈現(xiàn)，以固定的邏輯地址位置取代邏輯地址欄位，其理由和L2P映射表1100B[0108]在一實(shí)施例中，若主裝置110欲重置(reset)一個(gè)區(qū)域，例如重置區(qū)域Z1,快閃存儲(chǔ)器控制器122通常會(huì)修改L2P映射表1100A/1100B將與區(qū)域Z1相對(duì)應(yīng)的實(shí)體區(qū)塊地址的欄位已經(jīng)不再需要該些實(shí)體區(qū)塊所儲(chǔ)存的數(shù)據(jù)。而快閃存儲(chǔ)器控制器122可稍后再將該些實(shí)體區(qū)塊給抹除，請(qǐng)注意到，實(shí)體區(qū)塊B8中儲(chǔ)存了主裝置110欲儲(chǔ)存的數(shù)據(jù)以及以及區(qū)域Z3的數(shù)據(jù)，雖然主裝置110所欲重置的區(qū)域Z1并不包含區(qū)域Z3的數(shù)據(jù)。為了管理上的方便，快閃存儲(chǔ)器控制器122在收到主裝置110針對(duì)區(qū)域Z1的重置指令后，仍需修改共同區(qū)塊表1130A/請(qǐng)注意到，共同區(qū)塊表1230中的完成指標(biāo)仍舊維持為1,因?yàn)閰^(qū)域Z1的第三部分仍舊Z1_3占用了于實(shí)體區(qū)塊B8中的部分空間，在實(shí)體區(qū)塊B8被抹除之前，該些空間無(wú)法再被寫(xiě)入。并且，快閃存儲(chǔ)器控制器122在抹除實(shí)體區(qū)塊B8之前，也可以不必將主裝置110發(fā)出的重置指令中所沒(méi)有包含到的有效數(shù)據(jù)(例如區(qū)域Z3的數(shù)據(jù))給搬移到其他實(shí)體區(qū)塊去。[0109]在以上的實(shí)施例中，由于使用了共同區(qū)塊來(lái)儲(chǔ)存對(duì)應(yīng)到不同區(qū)域的數(shù)據(jù)，故可視為邏輯地址屬于不同區(qū)域的數(shù)據(jù)可以被儲(chǔ)存在相同的實(shí)體區(qū)塊中，故可以有效地利用實(shí)體[0110]需注意的是，本實(shí)施例的L2P映射表1100A/1100B僅包含塊表1130A/1130B/1230可以常駐在緩沖存儲(chǔ)器區(qū)域中最后一部分的欄位所對(duì)應(yīng)到的實(shí)體區(qū)塊地址并非精確的實(shí)體地址，微處理器212需應(yīng)的PBA8直接改成共同區(qū)塊表1130A/1130B中(Z3_LBA_S+2*y)欄位所對(duì)應(yīng)的存儲(chǔ)器地址實(shí)施例是假設(shè)區(qū)域命名空間310_1已經(jīng)儲(chǔ)存了圖10所示的區(qū)域Z1及Z3的數(shù)據(jù)。在步驟1300驟1302,主裝置110發(fā)送一讀入指令以要求讀取具有一特定邏輯地址的數(shù)據(jù)。在步驟1304,L2P映射表1100A/1100B及/或共同區(qū)塊表1130A/1130B/1230所記錄的邏輯地址來(lái)計(jì)算出該特定邏輯地址所對(duì)應(yīng)的一實(shí)體數(shù)據(jù)頁(yè)地址。以圖11A的L2P映射表1100A來(lái)做為說(shuō)明，由于該特定邏輯地址是屬于區(qū)域Z1,則微處理器212根據(jù)該特定邏輯地址與區(qū)域Z1的邏輯地址頁(yè)所能夠儲(chǔ)存多少邏輯地址的數(shù)據(jù)，來(lái)決定出該特定邏輯地址所對(duì)應(yīng)的該實(shí)體數(shù)據(jù)頁(yè)地地址為PBA3。而由于余數(shù)為500,微處理器212可以是P500,請(qǐng)注意到除了以實(shí)體頁(yè)為單位之外，亦得以更小的讀取單位定址，例如扇區(qū)設(shè)區(qū)塊中每一個(gè)數(shù)據(jù)頁(yè)只能儲(chǔ)存一個(gè)邏輯地址的數(shù)據(jù)，該特定邏輯地址大于(Z3_LBA_S+2y)并小于或等于區(qū)域Z3的最大邏輯地址，且該特定邏輯地址與區(qū)域Z3的邏輯地址(Z3_的區(qū)域Z3的第三部分?jǐn)?shù)據(jù)Z3_2所對(duì)應(yīng)的實(shí)體數(shù)據(jù)頁(yè)地址P120,并據(jù)以計(jì)算出該特定邏輯地[0113]在步驟1306,微處理器212根據(jù)在步驟1304中所決定出的實(shí)體區(qū)塊地址及實(shí)體數(shù)小尺寸的L2P映射表1100A/1100B及共同數(shù)據(jù)表1130A/1130B/1230,仍然可以有效地完成區(qū)[0115]在以上圖5～13的實(shí)施例中是假設(shè)每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量大于快閃存儲(chǔ)器[0116]圖14為根據(jù)本發(fā)明另一實(shí)施例的將來(lái)自主裝置110的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1的流程圖，其中本實(shí)施例是假設(shè)每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量是小于快閃存儲(chǔ)器模中上述數(shù)據(jù)為對(duì)應(yīng)到一或多個(gè)區(qū)域的數(shù)據(jù)，例如圖4中區(qū)域Z3的對(duì)應(yīng)到邏輯地址LBA_k~全寫(xiě)入之后，快閃存儲(chǔ)器控制器122會(huì)將每一個(gè)區(qū)塊中系統(tǒng)控制用以外的剩余數(shù)據(jù)頁(yè)寫(xiě)入?yún)^(qū)域Z0的數(shù)據(jù)全部寫(xiě)入至區(qū)塊B20后區(qū)塊會(huì)將B20的剩余數(shù)據(jù)頁(yè)維持空白或是填入無(wú)效數(shù)據(jù)頁(yè)維持空白或是填入無(wú)效數(shù)據(jù)、且在快閃存儲(chǔ)器控制器122將區(qū)域Z2的數(shù)據(jù)全部寫(xiě)入至區(qū)塊B35后會(huì)將區(qū)塊B35的剩余數(shù)據(jù)頁(yè)維持空白或是填入無(wú)效數(shù)據(jù)。據(jù)仍無(wú)法填滿(mǎn)實(shí)體區(qū)塊的儲(chǔ)存空間，例如無(wú)法填滿(mǎn)實(shí)體區(qū)塊B20用來(lái)儲(chǔ)存主機(jī)數(shù)據(jù)的儲(chǔ)存寫(xiě)入命令(例如包含了區(qū)域Z0的最后一個(gè)邏輯地址與區(qū)域Z1的第一個(gè)邏輯地址的寫(xiě)入命令),且某一特定實(shí)體區(qū)塊(例如實(shí)體區(qū)塊B20)有足夠的空間儲(chǔ)存該些連續(xù)邏輯地址的數(shù)據(jù)，快閃存儲(chǔ)器控制器122仍舊不會(huì)將該些連續(xù)邏輯地址所對(duì)應(yīng)的數(shù)據(jù)連續(xù)地儲(chǔ)存在該特(例如包含了區(qū)域Z0的最后一個(gè)邏輯地址與區(qū)域Z1的第一個(gè)邏輯地址的讀取命令),快閃存起始邏輯地址來(lái)表示、或是區(qū)塊編號(hào)可以透過(guò)另外的查找表來(lái)連結(jié)到區(qū)塊的起始邏輯地[0119]在以上的實(shí)施例中，區(qū)域命名空間310_B30中儲(chǔ)存了主裝置110欲儲(chǔ)存的數(shù)據(jù)以及無(wú)效數(shù)據(jù)，雖然主裝置域Z1的重置指令后，仍會(huì)整體性地刪除L2P映射表1600中的實(shí)體區(qū)塊地址PBA30,即便主裝器控制器122在抹除實(shí)體區(qū)塊B30之前，也不會(huì)將主裝置110發(fā)出的重置指令中所沒(méi)有包含[0121]圖17為根據(jù)本發(fā)明另一實(shí)施例的自區(qū)域命名空間310_1讀取數(shù)據(jù)的流程圖，其中在步驟1702,主裝置110發(fā)送一讀入指令以要求讀取具有一特定邏輯地址的數(shù)據(jù)。在步驟1704,快閃存儲(chǔ)器控制器122中的微處理器212判斷出該特定邏輯地址是屬于哪一個(gè)區(qū)域，并根據(jù)L2P映射表1600所記錄的邏輯地址來(lái)計(jì)算出該特定邏輯地址所對(duì)應(yīng)的一實(shí)體數(shù)據(jù)頁(yè)輯地址，微處理器212將主機(jī)所欲存取的邏輯地址(特定邏輯地址)除以2000,所得到的商，定邏輯地址除以2000后，發(fā)現(xiàn)商為1,即可判根據(jù)該特定邏輯地址與區(qū)域Z1的起始邏輯地址之間的差距(該差距亦為該微處理器212將該特定邏輯地址除以2000后的余數(shù)),再根據(jù)區(qū)塊的每一個(gè)數(shù)據(jù)頁(yè)所能夠儲(chǔ)存多少邏輯地址之間的差距為兩百個(gè)邏輯地址，則微處理器212可以計(jì)算出該特定邏輯地址對(duì)應(yīng)到區(qū)塊[0122]在步驟1706,微處理器212根據(jù)在步驟1704中所決定出的實(shí)體區(qū)塊地址及實(shí)體數(shù)小尺寸的L2P映射表700/720的情形下，仍然可以有效地完成區(qū)域命名空間310_1的數(shù)據(jù)寫(xiě)[0124]圖18為根據(jù)本發(fā)明另一實(shí)施例的將來(lái)自主裝置110的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1的流程圖，其中本實(shí)施例是假設(shè)每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量是小于快閃存儲(chǔ)器模中上述數(shù)據(jù)為對(duì)應(yīng)到一或多個(gè)區(qū)域的數(shù)據(jù)，例如圖4中區(qū)域Z3的對(duì)應(yīng)到邏輯地址LBA_k~域內(nèi)的邏輯地址順序?qū)?lái)自主裝置110的數(shù)據(jù)依序?qū)懭胫吝@些區(qū)塊中。舉例來(lái)說(shuō)，參考圖19,快閃存儲(chǔ)器控制器122可以依邏輯地址順序?qū)^(qū)域Z0、Z2、Z1的數(shù)據(jù)依序?qū)懭胫羺^(qū)塊儲(chǔ)器控制器122將區(qū)域編號(hào)Z0所對(duì)應(yīng)的可用指標(biāo)從0改成1,代表區(qū)域編號(hào)Z0的數(shù)據(jù)都寫(xiě)入不到任何一個(gè)實(shí)體區(qū)塊其所對(duì)應(yīng)的可用指標(biāo)為1,則快閃存儲(chǔ)器控制器122應(yīng)該要提取一個(gè)可以直接利用實(shí)體區(qū)塊PBA20儲(chǔ)存區(qū)域Z2的數(shù)據(jù)而無(wú)需提取另一個(gè)空白區(qū)塊或是備用區(qū)數(shù)據(jù)被分為第一部分Z2_1以及第二部分Z2_2,其中第一部分Z2_1儲(chǔ)存在區(qū)塊B20,而第二部地址PBA20及實(shí)體數(shù)據(jù)頁(yè)地址Pa、區(qū)域Z2的第二部份Z2_2的邏輯地址區(qū)間及該區(qū)間第一個(gè)意到，在此例中，一個(gè)寫(xiě)滿(mǎn)數(shù)據(jù)的實(shí)體區(qū)塊均儲(chǔ)存了多個(gè)區(qū)域的數(shù)據(jù)。能并非是在區(qū)域Z0的數(shù)據(jù)全部寫(xiě)完后再開(kāi)始將區(qū)域Z1的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1,換句話說(shuō)，有可能在區(qū)域Z0的數(shù)據(jù)尚未寫(xiě)完時(shí)，快閃存儲(chǔ)器控制器122便需要將開(kāi)始將區(qū)域Z1的數(shù)據(jù)寫(xiě)入至區(qū)域命名空間310_1。因此，如上所述，在本發(fā)明的另一個(gè)實(shí)施例中，L2P映射表2000可以另外包含一個(gè)可用指標(biāo)欄位，其用來(lái)指出區(qū)域的數(shù)據(jù)在共用區(qū)塊是否已完全[0128]在以上的實(shí)施例中，由于L2P映射表2000儲(chǔ)存了對(duì)應(yīng)到不同區(qū)域的數(shù)據(jù)在區(qū)塊內(nèi)的地址關(guān)系，故可視為邏輯地址屬于不同區(qū)域的數(shù)據(jù)可以被儲(chǔ)存在相同的實(shí)體區(qū)塊中，故可以有效地利用實(shí)體區(qū)塊的空間。[0129]需注意的是，本實(shí)施例的L2P映射表2000只會(huì)記錄少量的邏輯地址(少量的實(shí)體數(shù)據(jù)頁(yè)地址),因此L2P映射表2000本身僅具有很小的數(shù)據(jù)量，故L2P映射表2000可以常駐在緩沖存儲(chǔ)器216或是DRAM240,而不會(huì)對(duì)緩沖存儲(chǔ)器216或DRAM240的儲(chǔ)存空間造成太大的負(fù)擔(dān)。[0130]圖21為根據(jù)本發(fā)明一實(shí)施例的自區(qū)域命名空間310_1讀取數(shù)據(jù)的流程圖，其中本實(shí)施例是假設(shè)區(qū)域命名空間310_1已經(jīng)儲(chǔ)存了圖19所示的區(qū)域Z1、Z1及Z2的數(shù)據(jù)。在步驟2100中，流程開(kāi)始，主裝置110及儲(chǔ)存裝置120_1上電并完成初始化操作(例如，開(kāi)機(jī)程序)。在步驟2102,主裝置110發(fā)送一讀入指令以要求讀取具有一特定邏輯地址的數(shù)據(jù)。在步驟2104,快閃存儲(chǔ)器控制器122中的微處理器212判斷出該特定邏輯地址是屬于哪一個(gè)區(qū)域，并根據(jù)L2P映射表2000所記錄的區(qū)域編號(hào)或邏輯地址來(lái)計(jì)算出該特定邏輯地址所對(duì)應(yīng)的一實(shí)體數(shù)據(jù)頁(yè)地址。以圖20的L2P映射表2000來(lái)做為說(shuō)明，由于L2P映射表2000記錄了個(gè)區(qū)域的區(qū)塊編號(hào)或邏輯地址區(qū)間，再加上每一個(gè)區(qū)塊可以?xún)?chǔ)存的邏輯地址的數(shù)量為已知，因此，微處理器212可以由上述資訊來(lái)得知該特定邏輯地址是屬于哪一個(gè)區(qū)域以及哪一個(gè)區(qū)塊。接著，假設(shè)該特定邏輯地址是屬于區(qū)域Z0,則微處理器212根據(jù)該特定邏輯地址與區(qū)域Z0的起始邏輯地址之間的差距，再根據(jù)區(qū)塊的每一個(gè)數(shù)據(jù)頁(yè)所能夠儲(chǔ)存多少邏輯地址的數(shù)據(jù)，來(lái)決定出該特定邏輯地址所對(duì)應(yīng)的該實(shí)體數(shù)據(jù)頁(yè)地址。[0131]在步驟2106,微處理器212根據(jù)在步驟2104中所決定出的實(shí)體區(qū)塊地址及實(shí)體數(shù)據(jù)頁(yè)地址，自區(qū)域命名空間310_1中讀取對(duì)應(yīng)的數(shù)據(jù)，并將所讀取的數(shù)據(jù)回傳至主裝置110。[0132]如上所述，透過(guò)以上實(shí)施例所述的內(nèi)容，快閃存儲(chǔ)器控制器122可以在僅建立出很小尺寸的L2P映射表2000的情形下，仍然可以有效地完成區(qū)域命名空間310_1的數(shù)據(jù)寫(xiě)入及[0133]參考以上圖5～21所示的實(shí)施例，圖5～7描述了每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量大于快閃存儲(chǔ)器模塊124中每一個(gè)區(qū)塊的大小，且快閃存儲(chǔ)器模塊124中的每一個(gè)區(qū)塊僅會(huì)儲(chǔ)存對(duì)應(yīng)到單一個(gè)區(qū)域的數(shù)據(jù)，亦即不同區(qū)域的數(shù)據(jù)不會(huì)寫(xiě)入至相同的實(shí)體區(qū)塊中。圖8～12描述了每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量大于快閃存儲(chǔ)器模塊124中每一個(gè)區(qū)塊的大小，且快閃存儲(chǔ)器模塊124中有部分的區(qū)塊會(huì)儲(chǔ)存對(duì)應(yīng)到多個(gè)區(qū)域的數(shù)據(jù)，亦即不同區(qū)域的數(shù)據(jù)可以寫(xiě)入至相同的實(shí)體區(qū)塊中。圖13～17描述了每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量小于快閃存儲(chǔ)器模塊124中每一個(gè)區(qū)塊的大小，且快閃存儲(chǔ)器模塊124中的每一個(gè)區(qū)塊僅會(huì)儲(chǔ)存對(duì)應(yīng)到單一個(gè)區(qū)域的數(shù)據(jù)，亦即不同區(qū)域的數(shù)據(jù)不會(huì)寫(xiě)入至相同的實(shí)體區(qū)塊中。圖18～21描述了每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量小于快閃存儲(chǔ)器模塊124中每一個(gè)區(qū)塊的大小，且快閃存儲(chǔ)器模塊124中的區(qū)塊會(huì)儲(chǔ)存對(duì)應(yīng)到多個(gè)區(qū)域的數(shù)據(jù)，亦即不同區(qū)域的數(shù)據(jù)可以寫(xiě)入至相同的實(shí)體區(qū)塊中。[0134]在一實(shí)施例中，上述四種存取模式可以選擇性地被應(yīng)用在快閃存儲(chǔ)器模塊124的區(qū)域命名空間中，且若是快閃存儲(chǔ)器模塊124具有多個(gè)區(qū)域命名空間，這些區(qū)域命名空間也可以采用不同的存取模式。具體來(lái)說(shuō)，參考圖3所示，快閃存儲(chǔ)器控制器122內(nèi)的微處理器212可以根據(jù)區(qū)域命名空間310_1的每一個(gè)區(qū)域的大小來(lái)選擇所采用的存取模式，舉例來(lái)說(shuō)，若是區(qū)域命名空間310_1的每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量大于快閃存儲(chǔ)器模塊124中每一個(gè)區(qū)塊的大小，微處理器212可以采用圖5～7所提到的存取模式或是圖8～12所提到的存取模式來(lái)對(duì)區(qū)域命名空間310_1進(jìn)行存?。蝗羰菂^(qū)域命名空間310_2的每一個(gè)區(qū)域所對(duì)應(yīng)到的數(shù)據(jù)量小于快閃存儲(chǔ)器模塊124中每一個(gè)區(qū)塊的大小，微處理器212可以采用圖13～17所提到的存取模式或是圖18～21所提到的存取模式來(lái)對(duì)區(qū)域命名空間310_2進(jìn)行存取。同樣地，快閃存儲(chǔ)器控制器122內(nèi)的微處理器212可以根據(jù)區(qū)域命名空間310_2的每一個(gè)區(qū)域的大小來(lái)選擇所采用的存取模式，而區(qū)域命名空間310_2所采用的存取模式并非一定要與區(qū)域命名空間310_1相同，例如區(qū)域命名空間310_1可以采用圖5～7所提到的存取模式、而區(qū)域命名空間310_2則可以采用圖8～12所提到的存取模式。[0135]請(qǐng)注意到，由于快閃存儲(chǔ)器控制器122無(wú)法事先得知主裝置110所欲設(shè)定的區(qū)域大小，如果為了讓快閃存儲(chǔ)器控制器122能夠與所有符合規(guī)范的主裝置互相搭配，快閃存儲(chǔ)器控制器122必須要有能力執(zhí)行圖5～21所示的實(shí)施例的所有存取方式。舉例來(lái)說(shuō)，快閃存儲(chǔ)器控制器122在得知快閃存儲(chǔ)器模塊124的單一實(shí)體區(qū)塊大小(或是超級(jí)區(qū)塊大小，超級(jí)區(qū)塊的概念將于下詳述)以及主裝置110所設(shè)定的區(qū)域大小之后，可以依照實(shí)體區(qū)塊大小及區(qū)域大小規(guī)劃出主裝置實(shí)際可以使用的存儲(chǔ)器空間，并選擇應(yīng)當(dāng)依照上述四種存取模式中哪一種方式進(jìn)行存取。[0136]倘若區(qū)域大小小于實(shí)體區(qū)塊大小，則快閃存儲(chǔ)器控制器122得選擇圖13～21的方式進(jìn)行存取。由于圖13～17所提到的存取模式可能會(huì)浪費(fèi)較多的存儲(chǔ)器空間，甚至可能會(huì)導(dǎo)致快閃存儲(chǔ)器控制器122無(wú)法規(guī)劃出足夠的存儲(chǔ)器空間給主機(jī)使用，例如，依此存取模式，快閃存儲(chǔ)器控制器122僅能將總?cè)萘?TB的快閃存儲(chǔ)器模塊規(guī)劃出1.2TB的容量供主裝置110使用，而主裝置可能期待至少需要1.5TB的容量可以使用，則快閃存儲(chǔ)器控制器122需要改變其存取模式。例如快閃存儲(chǔ)器控制器122可以改成圖18～21的方式進(jìn)行存取，由于依此種存取模式，將會(huì)大大減少快閃存儲(chǔ)器空間的浪費(fèi)，因此快閃存儲(chǔ)器控制器122可以規(guī)劃出較多的容量供主裝置110使用，例如快閃存儲(chǔ)器控制器122可將總?cè)萘?TB的快閃存儲(chǔ)器模塊規(guī)劃出1.8TB的容量供主裝置110使用，如此一來(lái)則可滿(mǎn)足主裝置110對(duì)存儲(chǔ)器儲(chǔ)存空間的使用需求。換句話說(shuō)，上述主裝置110可能期待的容量可以視為一標(biāo)準(zhǔn)，而當(dāng)區(qū)域命名空間在采用圖13～17的存取方式時(shí)所規(guī)劃的容量高于主裝置110的該標(biāo)準(zhǔn)時(shí)，則快閃存儲(chǔ)器控制器122可以選擇圖13～17的存取方式；另外，若是區(qū)域命名空間在采用圖13～17的存取方式時(shí)所規(guī)劃的容量低于主裝置110的該標(biāo)準(zhǔn)時(shí)，則快閃存儲(chǔ)器控制器122可以選擇圖18~21的存取方式。[0137]倘若區(qū)域大小大于實(shí)體區(qū)塊大小，則快閃存儲(chǔ)器控制器122得選擇圖5～12的方式進(jìn)行存取。由于圖5～7所提到的存取模式可能會(huì)浪費(fèi)較多的存儲(chǔ)器空間，甚至可能會(huì)導(dǎo)致快閃存儲(chǔ)器控制器122無(wú)法規(guī)劃出足夠的存儲(chǔ)器空間給主機(jī)使用，例如，依此存取模式，快閃存儲(chǔ)器控制器122僅能將總?cè)萘?TB的快閃存儲(chǔ)器模塊規(guī)劃出1.2TB的容量供主裝置110使用，而主裝置可能期待至少需要1.5TB的容量可以使用，則快閃存儲(chǔ)器控制器122需要改變其存取模式。例如快閃存儲(chǔ)器控制器122可以改成圖8～12的方式進(jìn)行存取，由于依此種存取模式，將會(huì)大大減少快閃存儲(chǔ)器空間的浪費(fèi)，因此快閃存儲(chǔ)器控制器122可以規(guī)劃出較多的容量供主裝置110使用，例如快閃存儲(chǔ)器控制器122可將總?cè)萘?TB的快閃存儲(chǔ)器模塊規(guī)劃出1.8TB的容量供主裝置110使用，如此一來(lái)則可滿(mǎn)足主裝置110對(duì)存儲(chǔ)器儲(chǔ)存空間的使用需求。換句話說(shuō)，上述主裝置110可能期待的容量可以視為一標(biāo)準(zhǔn)，而當(dāng)區(qū)域命名空間在采用圖5～7的存取方式時(shí)所規(guī)劃的容量高于主裝置110的該標(biāo)準(zhǔn)時(shí)，則快閃存儲(chǔ)器控制器122可以選擇圖5～7的存取方式；另外，若是區(qū)域命名空間在采用圖5～7的存取方式時(shí)所規(guī)劃的容量低于主裝置110的該標(biāo)準(zhǔn)時(shí)，則快閃存儲(chǔ)器控制器122可以選擇圖8～12的存取方式。[0138]圖25為根據(jù)本發(fā)明一實(shí)施例的應(yīng)用于一快閃存儲(chǔ)器控制器的控制方法的流程圖。參考以上實(shí)施例所述的內(nèi)容，控制方法的流程如下所述：[0139]步驟2500:流程開(kāi)始。[0140]步驟2502:接收來(lái)自一主裝置的設(shè)定指令，其中該設(shè)定指令是將快閃存儲(chǔ)器模塊的至少一部份設(shè)定為一區(qū)域命名空間，其中該區(qū)域命名空間是邏輯性地包含多個(gè)區(qū)域，該主裝置對(duì)于該區(qū)域命名空間的數(shù)據(jù)寫(xiě)入存取必須要以區(qū)域?yàn)閱挝粊?lái)進(jìn)行，每一個(gè)區(qū)域的大小都是相同的，每一個(gè)區(qū)域內(nèi)所對(duì)應(yīng)到的邏輯地址必須要是連續(xù)的，且區(qū)域之間不會(huì)有重迭的邏輯地址。[0141]步驟2504:利用一第一存取模式、一第二存取模式、一第三存取模式及一第四存取模式中的其一，以將來(lái)自該主裝置的數(shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊中，其中該數(shù)據(jù)為一特定區(qū)域的所有數(shù)據(jù)。[0142]步驟2506:若是利用該第一存取模式，根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的多個(gè)特定區(qū)塊中。[0143]步驟2508:當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，將該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊的剩余數(shù)據(jù)頁(yè)寫(xiě)入無(wú)效數(shù)據(jù)、或是將剩余數(shù)據(jù)頁(yè)維持空白而不寫(xiě)入任何數(shù)據(jù)。[0144]步驟2510:若是利用該第二存取模式，根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的該多個(gè)特定區(qū)塊中。[0145]步驟2512:當(dāng)該數(shù)據(jù)完成寫(xiě)入之后，使用一完成指標(biāo)以將該多個(gè)特定區(qū)塊的最后一個(gè)特定區(qū)塊標(biāo)注為寫(xiě)入完成。[0146]步驟2514:若是利用該第三存取模式，根據(jù)該數(shù)據(jù)的邏輯地址的順序，以依序?qū)⒃摂?shù)據(jù)寫(xiě)入至該快閃存儲(chǔ)器模塊的單一個(gè)特定區(qū)塊中。[0147]步驟2516