FPGA工程師面試題集錦-1

1.同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）

2.什么是同步邏輯和異步邏輯？（漢王筆試）

同步邏輯是時鐘之間有固定的因果關系.異步邏輯是各時鐘之間沒有固定的因果關系.

3.什么是〃線與〃邏輯,要實現(xiàn)它，在硬件特性上有什么具體要求？（漢工筆試）

線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能.在硬件上,要用oc門來實現(xiàn)，由于不用oc

門可能使灌電流過大,而燒壞邏輯門.同時在輸出端口應加一個上拉電阻.

4.什么是Setup和Holdup時間？（漢王筆試）

5.setup和holdup時間,區(qū)別.（南山之橋）

6.解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化.（未知）

7、解釋setup和holdtimeviolation,畫圖說明,并說明解決辦法.（威盛VIA

2003.11.06上海筆試試題）

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā)

器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應提前時鐘上升沿（如上升沿

有效）T時間到達芯片,這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就

不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器.保持時間是

指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間.如果holdtime不夠,數(shù)據(jù)同樣

不能被打入觸發(fā)器.

建立時間（SetupTime）和保持時間（Holdtime）.建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要

保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間.如果不滿足

建立和保持時間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會出現(xiàn)metastability的情況.

如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被

稱為建立時間裕量和保持時間裕量.

8、說說對數(shù)字邏輯中的競爭和冒險的理解,并舉例說明競爭和冒險怎樣消除.（仕蘭微電子）

9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除？（漢王筆試）

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的廷時，導致到達該門的時間不一致叫

競爭.產(chǎn)生毛刺叫冒險.如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象.解決方法:

一是添加布爾式的消去項，二是在芯片外部加電容.

10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎？（漢王筆試）

常用邏輯電平：12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL是在0.3-3.6V之用而

CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在

輸出端口加一上拉電阻接到5V或者12V.

11.如何解決亞穩(wěn)態(tài).（飛利浦-大唐筆試）

亞粒態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài).當一個觸發(fā)器進入亞

穩(wěn)態(tài)時,既無法預測該單元的輸出電平,也無法預測何時輸出才能穩(wěn)定在某個正確的電平

上.在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無

用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去.

12.IC設計中同步復位與異步復位的區(qū)別.（南山之橋）

13.MOORE與MEELEY狀態(tài)機的特征.（南山之橋）

14.多時域設計中，如何處理信號跨時域.（南山之橋）

15.給了reg的setup,hold時間，求中間組合邏輯的delay范圍.（飛利浦-大唐筆試）

Delay<period-setup-hold

16.時鐘周期為T,觸發(fā)器D1的建立時間最大為Umax,最小為Timin.組合邏輯電路最大延

遲為T2max,最小為T2min.問，觸發(fā)器02的建立時間T3和保持時間應滿足什么條件.（華

為）

17、給出某個一般時序電路的圖，有Tsetup,Tde】ay,Tck->q,還有clock的delay,寫出決

定最大時鐘的因素，同時紿出表達式.（威盛VIA2003.11.06上海筆試試題）

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點.（威盛VIA2003.11.06上海筆試試題）

19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing.（威盛VIA

2003.11.06上海筆試試題）

2（）、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，

使得輸出依賴于關鍵路徑.（未知）

21.邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)

點），全加器等等.（未知）

22.卡諾圖寫出邏輯表達使.（威盛VIA2003.11.06上海筆試試題）

23.化簡F（A,B,C,D）;rnd.3,4,5,10,11,12,13,14,15）的和.（威盛）

24.pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wel1process.Plotitstransfercurve（VoutVin）Andalsoexplainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威

盛筆試題circuitdesigr.-bcijing-03.11.09）

25.TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine

therationofchannelwidthofPMOSandNMOSandexplain?

26.為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）

27、用mos管搭出一個二輸入與非門.（揚智電子筆試）

28>pleasedrawthetransistorlevelschematicofaemos2inputANDgateand

explainwhichinputhasfasterresponseforoutputrisingedge,（lessdelay

time）.（威盛筆試題circuitdesign-beijing-03.11.09）

29、畫出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路.（Infineon筆

試）

30、畫出CMOS的圖，畫出tow-to-onemuxgate.（威盛VIA2003.11.06上海筆試試題）

31.用一個二選一mux和一個inv實現(xiàn)異或.（飛利浦-大唐筆試）

32.畫出Y=A*B+C的emos電路圖.（科廣試題）

33.用邏輯們和emos電路實現(xiàn)ab+cd.（飛利浦-大唐筆試）

34.畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C（D+E）.（仕蘭微電子）

35.利用4選1實現(xiàn)F（x,y,z）;xz+yz'.（未知）

36.給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)最的與非門實現(xiàn)（實際上就是化

簡）.

37、給出一個簡單的由多個NOT,"AND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形.

（Infineon筆試）

38、為了實現(xiàn)邏輯（AXORB）OR（CANDD）,請選用以下邏輯中的一種，并說明為什

么？DINV2）AND3）OR4）NANI）5）NOR6）XOR答案:MANI）（未知）

39、用與非門等設計全加法器.（華為）

40、給出兩個門電路讓你分析異同.（華為）

41.用簡單電路實現(xiàn),當A為輸入時,輸出B波形為…（仕蘭微電子）

42.A,B,C,D,E進行投票，多數(shù)服從少數(shù),輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0

多,那么F輸出為1,否則F為0）,用與非門實現(xiàn),輸入數(shù)目沒有限制.（未知）

43.用波形表示D觸發(fā)器的功能.（揚智電子筆試）

44.用傳輸門和倒向器搭一個邊沿觸發(fā)器.（揚智電子筆試）

45.用邏輯們畫出D觸發(fā)器.（威盛VIA2003.11.06上海筆試試題）

46.畫出DFF的結構圖，用verilog實現(xiàn)之.（威盛）

47、畫出一種CMOS的D鎖存器的電路圖和版圖.（未知）

48、D觸發(fā)器和D鎖存器的區(qū)別.（新太硬件面試）

49、簡述latch和fiIp-flop的異同.（未知）

50、LATCH和DFF的概念和區(qū)別.（未知）

#tch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的.

（南山之橋）

52.用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖.（華為）

53.請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）

54.怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）

55.Howmanyflip-flopcircuitsareneededtodivideby16?（Intel）16分頻？

56.用filp-flop和logic-gate設計^一?個1位加法器，輸入carryin和current-stage,輸出

carryout和nextstage.（未知）

57、用D觸發(fā)器做個4進制的計數(shù).（華為）

58、實現(xiàn)N位JohnsonCcuntor,N=5.（南山之橋）

59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭

微電子）

60、數(shù)字電路設計當然必問Verilog/VHDL,如設計計數(shù)器.（未知）

61.BLOCKINGNONBLOCKING賦值的區(qū)別.（南山之橋）

62.寫異步D觸發(fā)器的verilogmodule.（揚智電子筆試）

moduledff8（elk,reset,d,q）;

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@（posedgeelkorposedgereset）

if（reset）

q<=0;

else

q<=d;

endmodule

63.用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？(漢王筆試)

moduledivide2(elk,clk_o,reset);

inputelk,reset;

outputc1k_o;

wirein;

regout;

always@(posedgeelkorposedgereset)

77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠實現(xiàn)如下功能:y=lnx,其中，x

為4位二進制整數(shù)輸入信號.y為二進制小數(shù)輸此要求保留兩位小數(shù).電源電壓為3~5V假

設公司接到該項目后，交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程.（仕蘭微

電子）

78、sram,falshmemory,及dram的區(qū)別？（新太硬件面試）

79、給出單管DRAM的原理圖（西電版《數(shù)字電子技術基礎》作者楊頌華、馮毛官205頁圖9

T4b）,問你有什么辦法提高refreshtime,總共有5個問題，記不起來了.（降低溫

度，增大電容存儲容量）（Infineon筆試）

80、PleasedrawschematicofacommonSRAMcel1with6transistors,pointout

whichnodescanstoredataandwhichnodeiswordlinecontrol?（威盛筆試題

circuitdesign-beijing-03.11.09）

81.名詞：sram,ssram,sdram

名詞IRQ,BIOS,USB,VHDL,SDR

IRQ:InterruptReQuest

BIOS:BasicInputOutputSystem

USB:UniversalSerialBus

VHDL:VHICHardwareDescriptionLanguage

SDR:SingleDataRate

壓控振蕩器的英文縮寫（VCO）.

動態(tài)隨機存儲器的英文縮寫（DRAM）.

名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC.DDRsinterruptspipeline、

IRQ,BIOS,USB,VHDL,VLSIVC0（壓控振蕩器）RAM（動態(tài)隨機存儲器），F(xiàn)IRHRDFT（離散

傅立葉變換）或者是中文的，比如:a.量化誤差b.直方圖c.白平衡

數(shù)字電路的筆試題（匯總）

大家誰搜集到的筆試題都列出來討論一下吧。（1）同步電路與異步電路的區(qū)別同步電路：存

儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化

都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端

與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)

變化不與時鐘脈沖同步。（2）什么是〃線與〃邏輯，要實現(xiàn)它，在硬件特性上有什么具體要

求？將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。在硬件匕要用0C門來實

現(xiàn)，同時在輸出端口加一個上拉電阻。（3）解釋setup和holdtimeviolation,畫圖說

明，并說明解決辦法。Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要

求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提

前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setuptime.如不滿

足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才

能被打入觸發(fā)器。保持時同是指觸發(fā)器的時鐘信號，升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。

如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(SetupTime)和保持時間(Hold

time)o建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳

變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過

建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

數(shù)字電路的筆試題(匯總)

(5)名詞：SRAM、SSRAM、SDRAMSRAM:靜態(tài)RAM。DRAM:動態(tài)RAM。SSRAM:Synchronous

StaticRandomAccessMemory同步靜態(tài)隨機訪問存儲器。它的一種類型的SRAM。SSRAM的

所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關。

這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控

制。SDRAM:SynchronousDRAM同步動態(tài)隨機存儲器

1什么是Setup和Holdup時間?

2什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

3用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路?

4什么是“線與”邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？

5什么是同步邏輯和異步邏輯？

6請畫出微機接II電路中，典型的輸入設備與微機接II邏輯示意圖(數(shù)據(jù)接II、控制接

口、所存器/緩沖器)。

7你知道那些常用邏輯電平？TTL與COMS電平可以更接互連嗎？

8可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有

哪些？

9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

10設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設

計（包

括原理圖和PCB圖）到調試出樣機的整個過程。在各環(huán)節(jié)應注意哪些問題？

11用邏輯門和emos電路實現(xiàn)ab+cd

12用一個二選一mux和一個inv實現(xiàn)異或

13給了reg的setupjiold時間，求中間組合邏輯的delay范圍。

14如何解決亞穩(wěn)態(tài)

15用verilog/vhdl寫一個fifo控制器

16用verilog/vddl檢測stream中的特定字符串

17用mos管搭出一個二輸入與非門。

18集成電路前段設計流程，寫出相關的工具。

19名詞IRQ,BIOS,USB,VHDL,SDR

20unix命令cp-r,rm,uname

21用波形表示D觸發(fā)器的功能

22寫異步D觸發(fā)器的verilogmodule

23WhatisPCChipsei?

24用傳輸門和反向器搭一個邊沿觸發(fā)器

25畫狀態(tài)機，接受1,2,5分錢的賣報機，每份報紙5分錢

FPGA筆試題~~

2008-12-0410:14

1.什么是Setup和Holdup時間？

建立時間(SetupTimo)和保持時間(Holdtime)0建立時間是指在時鐘邊沿前，數(shù)據(jù)信號

需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。見圖lo

如果不滿足建立和保持時M的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)

metastabi1ity的情況。

如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被

稱為建立時間裕量和保持時間裕量。

2什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致

叫競爭。

產(chǎn)生毛刺叫冒險。

如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。

解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。

3用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？

Verilog描述:

moduledivide2(elk,clk_o,reset);

inputelk,reset;

outputelko;

regout;

always@(posedgeelkorposedgereset)

if(reset)

out<=0;

else

out<=~out;

assignclko=out;

endmodule

4什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？

線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用

oc門可能使灌電流過大，而燒壞邏輯門。

同時在輸出端口應加一個上拉電阻。

5什么是同步邏輯和異步邏輯？

同步邏輯是時鐘之間有固定的因果關系。

異步邏輯是各時鐘之間沒有固定的因果關系。

7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

12,5,3.3

TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在

5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接

到5V或者12Vo

8可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：你所知道的可編程邏輯器件有哪

些？

PAL,PLD,CPLD,FPGAo

9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

moduledff8（elk,reset,d,q）;

inputelk;

inputreset;

input[7:0]d;

output[7:（）]q;

reg[7:0]q;

always@（posedgeelkorposedgereset）

if（reset）

q<=0;

else

q<=d;

endmodule

硬件工程師筆試面試題及答案（FPGA相關）

2009-10-1915:37

1.同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）

2.什么是同步邏輯和異步邏輯？（漢王筆試）

異步電路主要是組合邏輯電路，但它同時也用在時序電路中，沒有統(tǒng)一的時鐘，

狀態(tài)變化的時刻是不穩(wěn)定的。在異步電路設計中一般采用Latcho

同步電路是由時序電路（寄存器和各種觸發(fā)器）和組合邏輯電路構成的電路，其

所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK,

而所有的狀態(tài)變化都是在時鐘的上升沿（或下降沿）完成的。在同步電路設計中

一般采用D觸發(fā)器。

3、什么是"線與〃邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆

試）

線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用。c門來實現(xiàn)

（漏極或者集電極開路），由于不用OC門可能使灌電流過大，而燒壞邏輯門，

同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻）

4.什么是Setup和Holdup時間？（漢王筆試）

5.setup和holdup時間，區(qū)別.（南山之橋）

6.解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化。（未知）

7、解釋setup和holdtimeviolation,畫圖說明，并說明解決辦法。（威盛

VIA）

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間

是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前

時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setuptimeo

如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個

時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到

來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)

器。

deoMons<etupandnow

wwwlowofdecmcriwindow)

建立時間(SetupTime)和保持時間(Holdtime),建立時間是指在時鐘邊沿前,

數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持

不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)

據(jù)，將會出現(xiàn)亞穩(wěn)態(tài)(metastability)的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前

后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量

和保持時間裕量。

8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。

(仕蘭微電子)

9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？(漢王筆試)

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時

間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭

和冒險現(xiàn)象。解決方法：一是添加布爾式的(冗余)消去項，但是不能避免功能

冒險，二是在芯片外部加電容，三是增加選通電路。

10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？(漢王筆試)

常用邏輯電平:TTL、CMOS、LVTTL.LVCMOS、ECL(EmitterCoupledLogic)、

PECL(Pseudo/PositiveEmitterCoupledLogic)、LVDS(LowVoltage

DifferentialSignaling)>GTL(GunningTransceiverLogic)、BTL(Backplane

TransceiverLogic)、ETL(enhancedtransceiverlogic)、GTLP(Gunning

TransceiverLogicPlus)；RS232、RS422、RS485(12V,5V,3.3V)；TTL

和CMOS不可以直接互連，由于HL是在0.3-3.6V之間，而CMOS則是有在12V

的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端

口加一上拉電阻接到5V或者12V0

CMOS的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD；Voh>=0.9VDD,

Vol<=0.1VDD.

TTL的為:Vih>=2.0v,Vil<=0.8v；Voh>=2.4v,Vol<=0.4v.

上拉電阻應用：

1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的

最低高電平（一般為3.5V）,這時就需要在TTL的輸出端接上拉電阻，以提高

輸出高電平的值。

2、0C門電路要輸出“1”時才需要加上拉電阻，不加根本就沒有高電平,

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻，但在有

時用0C門作驅動（例如：控制一個LED）灌電流工作時就可以不加上拉電阻。

或者說：對于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和

電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流

通道。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉

電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。

5、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

6、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配,有

效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括：

1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。

2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。

3、對于高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點，通常在1k到10k之間選取。對下拉電阻也有類似道理。

11、如何解決亞穩(wěn)態(tài)。（飛利浦一大唐筆試）

觸發(fā)器的建立時間或保持時間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)。

此時觸發(fā)器的輸出處于一種不確定狀態(tài)，即輸出的電平不在有效電平范圍之內，

可能是振蕩、毛刺或固定的某一電壓。

經(jīng)過決斷時間，觸發(fā)器將穩(wěn)定到0或1上，但究竟是。還是1,是隨機的，所以

亞穩(wěn)定可能造成邏輯錯誤。

但更嚴重的危害是本級電路的亞穩(wěn)態(tài)可能會使下一級電路也產(chǎn)生亞穩(wěn)態(tài)，這樣擴

大了故障面，甚至導致系統(tǒng)癱瘓。

解決辦法：通過兩級觸發(fā)器級聯(lián)可以將發(fā)生亞穩(wěn)態(tài)的概率降低到很低的程度，或

者用其他的同步機制。

具體見：

http://hi.baidu.com/gilbcrtjuly/blog/itcm/da229d2f2ca9c35a4cc226f5.ht

ml

12、IC設計中同步復位與異步復位的區(qū)別。（南山之橋）

同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信

號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺,

如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

13、MOORE與MEELEY狀態(tài)機的特征。（南山之橋）

Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關,Mealy狀態(tài)機的輸出不僅與當前狀態(tài)

值有關，而且與當前輸入值有關。

14、多時域設計中，如何處理信號跨時域。（南山之橋）

不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一

級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級

同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM,握手信

號等。

跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信

號，要送到時鐘域2,那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的

同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時

鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)

器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。這

樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步

很少位數(shù)的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采

用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這

樣可以降低出錯概率，像異步FIFO的設計中，比較讀寫地址的人小時，就是用

這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。

我們可以在跨越ClockDomain時加上一個低電平使能的LockupLatch以確保

Timing能正確無誤c

15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利涌一

大唐筆試）

hold<Delay<period-setup

16、時鐘周期為T,觸發(fā)器DI的寄存器到輸出時間最大為Tlmax,最小為Timin。

組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3

和保持時間應滿足什么條件。（華為）

T3setup>T+T2max,T3hold>Tlmin+T2min

17、給出某個一般時序電路的圖,有Tsetup,Tdelay,Tck->q,還有clock的

delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA）

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tc1kdelay+Tco+Tde1ay;

我們先來看一看同步電路中數(shù)據(jù)傳遞的一個基本模型:

Tc。是觸發(fā)器時鐘到數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸

發(fā)器的建立時間。假設數(shù)據(jù)已經(jīng)被時鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達第

一個觸發(fā)器的Q端需要Teo,再經(jīng)過組合邏輯的廷時Tdelay到達的第二個觸發(fā)

器的D端，要想時鐘能在第二個觸發(fā)器再次被穩(wěn)定的鎖入觸發(fā)器，則時鐘的延

遲不能晚于Tco+Tdelay+Tsetup,由以上分析可知：最小時鐘周期：

T=Tco+Tdelay+Tsetup,最快時鐘頻率F=1/T。PLD開發(fā)軟件也正是通過這個公

式來計算系統(tǒng)運行速度Fmaxo

注：在這個邏輯圖中有個參數(shù)：Tpd,即時鐘的延時參數(shù)，我們在剛才做時間分

析的時候，沒有提這個參數(shù)，（如果使用PLD的全局時鐘型號，Tpd可以為0,如

果是普通時鐘，則不為0）。所以如果考慮到時鐘的延時，精確的公式應該是

>Tco+Tdelay+TSetup-Tpdo當然以上全部分析的都是器件內部的運行速度，如

果考慮芯片I/O管腳延時對系統(tǒng)速度的影響，那么還需要加一些修正。

由于Teo、Tsetup是由具體的器件和工藝決定的，我們設計電路時只可以改變

Tdelayo所以縮短觸發(fā)器間組合邏輯的延時是提高同步電路速度的關鍵。由于一

般同步電路都不止一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延

時要求，縮短最長延時路徑，才可提高電路的工作頻率。

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA）

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計

算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要

求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它

不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可

以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化

設計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。

動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)

表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時

序問題；

19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VTA）

將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級

未被修改。

20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給

出輸入，使得輸出依賴于關鍵路徑。（未知）

21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)

別，優(yōu)點），全加器等等。（未知）

22、卡諾圖寫出邏輯表達式。（威盛VIA）

23、化簡F（A,B,C,D）=m（l,3,4,5,10,11,12,13,14,15）的和。（威盛）

參

Tc。是觸發(fā)器時鐘到數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸

發(fā)器的建立時間。假設數(shù)據(jù)已經(jīng)被時鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達第

一個觸發(fā)器的Q端需要Teo,再經(jīng)過組合邏輯的廷時Tdelay到達的第二個觸發(fā)

器的D端，要想時鐘能在第二個觸發(fā)器再次被穩(wěn)定的鎖入觸發(fā)器，則時鐘的延遲

不能晚于Tco+Tdelay+Tsetup,由以上分析可知：最小時鐘周期：

T=Tco+Tde1ay+Tsetup,最快時鐘頻率F=1/TOFLD開發(fā)軟件也正是通過這個公

式來計算系統(tǒng)運行速度Fmaxo

注：在這個邏輯圖中有個參數(shù)：Tpd,即時鐘的延時參數(shù)，我們在剛才做時間分

析的時候，沒有提這個參數(shù)，（如果使用PLD的全局時鐘型號，Tpd可以為0,

如果是普通時鐘，則不為0）。所以如果考慮到時鐘的延時，精確的公式應該是

T=Tco+Tdelay+Tsetup-Tpdo當然以上全部分析的都是器件內部的運行速度，如

果考慮芯片I/O管腳延時對系統(tǒng)速度的影響，那么還需要加一些修正。

由于Teo、Tsetup是由具體的器件和工藝決定的，我們設計電路時只可以改變

Tdelayo所以縮短觸發(fā)器間組合邏輯的延時是提高同步電路速度的關鍵。由于一

般同步電路都不止一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時

要求，縮短最長延時路徑，才可提高電路的工作頻率。

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA）

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算

信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，

通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需

要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對

芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化設計，

因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。

動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表

中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序

問題；

19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timingo（威盛VIA）

將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未

被修改。

20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給

出輸入，使得輸出依賴于關鍵路徑。（未知）

21、邏轉方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有兒種（區(qū)

別，優(yōu)點），全加器等等。（未知）

22、卡諾圖寫出邏輯表達式。（威盛VIA）

23、化簡F（A,B,C,D）=m（l,3,4,5,10,11,12,13,14,15）的和。（威盛）

參

Teo是觸發(fā)器時鐘到數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸

發(fā)器的建立時間。假設數(shù)據(jù)已經(jīng)被時鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達第

一個觸發(fā)器的Q端需要Teo,再經(jīng)過組合邏輯的廷時Tdelay到達的第二個觸發(fā)

器的D端，要想時鐘能在第二個觸發(fā)器再次被穩(wěn)定的鎖入觸發(fā)器，則時鐘的延遲

不能晚于Tco+Tdelay+Tsetup,由以上分析可知：最小時鐘周期：

T=Tco+Tdelay+Tsetup,最快時鐘頻率F=1/T。PLD開發(fā)軟件也正是通過這個公

式來計算系統(tǒng)運行速度Fmaxo

注：在這個邏輯圖中有個參數(shù)：Tpd,即時鐘的延時參數(shù)，我們在剛才做時間分

析的時候，沒有提這個參數(shù)，（如果使用PLD的全局時鐘型號，Tpd可以為0,

如果是普通時鐘，則不為0）。所以如果考慮到時鐘的延時，精確的公式應該是

T=Tco+Tdelay+Tsetup-Tpdo當然以上全部分析的都是器件內部的運行速度，如

果考慮芯片I/O管腳延時對系統(tǒng)速度的影響，那么還需要加一些修正。

由于Teo、Tsetup是由具體的器件和工藝決定的，我們設計電路時只可以改變

Tdelay。所以縮短觸發(fā)器間組合邏輯的延時是提高同步電路速度的關鍵。由于一

般同步電路都不止一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時

要求，縮短最長延時路徑，才可提高電路的工作頻率。

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VTA）

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算

信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，

通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需

要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對

芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化設計，

因此靜態(tài)時序分析己經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。

動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表

中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序

問題；

19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VIA）

將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未

被修改。

20、給出一個門級的匡，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給

出輸入，使得輸出依賴于關鍵路徑。（未知）

21.邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)

別，優(yōu)點），全加器等等。（未知）

22、卡諾圖寫出邏輯表達式。（威盛VIA）

23、化簡F（A,B,C,D）=m（l,3,4,5,10,11,12,13,14,15）的和。（威盛）

參

Teo是觸發(fā)器時鐘到數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tselup是觸

發(fā)器的建立時間。假設數(shù)據(jù)已經(jīng)被時鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達第

一個觸發(fā)器的Q端需要Teo,再經(jīng)過組合邏輯的廷時Tdelay到達的第二個觸發(fā)

器的D端，要想時鐘能在第二個觸發(fā)器再次被穩(wěn)定的鎖入觸發(fā)器，則時鐘的延遲

不能晚于Tco+Tdelay+Tsetup,由以上分析可知：最小時鐘周期：

T=Tco+Tdelay+Tsetup,最快時鐘頻率F=1/T。PLD開發(fā)軟件也正是通過這個公

式來計算系統(tǒng)運行速度Fmaxo

注：在這個邏輯圖中有個參數(shù)：Tpd,即時鐘的延時參數(shù)，我們在剛才做時間分

析的時候，沒有提這個參數(shù)，（如果使用PLD的全局時鐘型號，Tpd可以為0,

如果是普通時鐘，則不為0）。所以如果考慮到時鐘的延時，精確的公式應該是

T=Tco+Tdelay+Tsetup-Tpdo當然以上全部分析的都是器件內部的運行速度，如

果考慮芯片I/O管腳延時對系統(tǒng)速度的影響，那么還需要加一些修正。

由于Teo、Tsetup是由具體的器件和工藝決定的，我們設計電路時只可以改變

Tdelay。所以縮短觸發(fā)器間組合邏輯的延時是提高同步電路速度的關鍵。由于一

般同步電路都不止一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時

要求，縮短最長延時路徑，才可提高電路的工作頻率。

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA）

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算

信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，

通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需

要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對

芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化設計，

因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。

動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表

中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序

問題；

19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VIA）

將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未

被修改。

20、給出一個門級的醫(yī)，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給

出輸入，使得輸出依賴于關鍵路徑。（未知）

21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)

別，優(yōu)點），全加器等等。（未知）

22.卡諾圖寫出邏輯表達式。（威盛VIA）

23、化簡F（A,B,C,D）=m（l,3,4,5,10,11,12,13,14,15）的和。（威盛）

參

Teo是觸發(fā)器時鐘到數(shù)據(jù)輸Hl的延時：Tdclay是組合邏輯的延時：Tsetup是觸

發(fā)器的建立時間。假設數(shù)據(jù)己經(jīng)被時鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達第

一個觸發(fā)器的Q端需要Teo,再經(jīng)過組合邏輯的廷時Tdelay到達的第二個觸發(fā)

器的D端，要想時鐘能在第二個觸發(fā)器再次被穩(wěn)定的鎖入觸發(fā)器，則時鐘的延遲

不能晚于Tco+Tdelay+Tsetup,由以上分析可知：最小時鐘周期：

T=Tco+Tdelay+Tsetup,最快時鐘頻率F=1/ToPLD開發(fā)軟件也正是通過這個公

式來計算系統(tǒng)運行速度Fmaxo

注：在這個邏輯圖中有個參數(shù)：Tpd,即時鐘的延時參數(shù)，我們在剛才做時間分