?電子設(shè)計(jì)自動(dòng)化EDA技術(shù)》課程

設(shè)計(jì)報(bào)告

題目：籃球比賽記分牌

姓名：

院系：

專(zhuān)業(yè)：

學(xué)號(hào)：

指導(dǎo)教師:

完成時(shí)間：年月日

籃球比賽記分牌

設(shè)計(jì)題目

1、用PLD器件EP1K10TC100-3及7段譯碼顯示數(shù)碼管，設(shè)計(jì)一個(gè)籃球比賽記

分牌，具體要求如下：

設(shè)計(jì)要求2、根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的1分，進(jìn)球的2分；

3、記分牌要具有糾錯(cuò)功能，能減1分、2分功能：

4、利用3個(gè)譯碼顯示管輸出比賽的分；

（包括:設(shè)計(jì)方案'上機(jī)設(shè)計(jì)與仿真結(jié)果'硬件實(shí)驗(yàn)方案，及實(shí)驗(yàn)結(jié)果、收獲'和體會(huì)）

EDA技術(shù)以硬件描述語(yǔ)言來(lái)描述系統(tǒng)級(jí)設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法，并支持系統(tǒng)

仿真和高層綜合。VHDL語(yǔ)言具有具有很強(qiáng)的行為描述能力和多層次描述硬件功能的能

力，是系統(tǒng)設(shè)計(jì)領(lǐng)域中使用最多的硬件描述語(yǔ)言之一；具有標(biāo)掂、規(guī)范等優(yōu)勢(shì)，能在設(shè)計(jì)

的各個(gè)階段對(duì)電路系統(tǒng)進(jìn)行仿真和模擬，使設(shè)計(jì)者在系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)

的功能，極大的減少了可能發(fā)生的錯(cuò)誤，減少了開(kāi)發(fā)成本。

設(shè)計(jì)過(guò)程設(shè)計(jì)方案：

利用一個(gè)D觸發(fā)器,3個(gè)4位二進(jìn)制全加器，一個(gè)二選一數(shù)據(jù)選擇器,3個(gè)七段譯碼顯示

管組成電路，此電路具有加減、復(fù)位、顯示等功能。能夠滿足比賽的實(shí)際要求。

利用一個(gè)D觸發(fā)器，3個(gè)4位二進(jìn)制全加器，一個(gè)二選一數(shù)據(jù)選擇器，3個(gè)七段譯碼

顯示管組成電路，此電路具有加減、復(fù)位、顯示等功能。能夠滿足比賽的實(shí)阮要求。

指

導(dǎo)

教

師

評(píng)

語(yǔ)

評(píng)定課

成績(jī)程

設(shè)

計(jì)

等

級(jí)

目錄

1課程設(shè)計(jì)題目'內(nèi)容與要求

1.1設(shè)計(jì)內(nèi)容

1.2具體要求

2系統(tǒng)設(shè)計(jì)..............

2.1設(shè)計(jì)思路

2.2系統(tǒng)原理

3系統(tǒng)實(shí)現(xiàn)..............

4系統(tǒng)仿真..............

5硬件驗(yàn)證（操作）說(shuō)明……

6總結(jié)..................

7參考書(shū)目

一、課程設(shè)計(jì)題目、內(nèi)容與要求

1.1課程設(shè)計(jì)的題目：籃球比賽記分牌

1、1.2課程設(shè)計(jì)內(nèi)容：

2、根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的1分，進(jìn)球的2分;

3、記分牌要具有糾錯(cuò)功能，能減1分、2分功能；

4、利用3個(gè)譯碼顯示管輸出比賽的分；

二、系統(tǒng)設(shè)計(jì)

2.1設(shè)計(jì)思路：

籃球比賽記分牌是記錄兩隊(duì)比賽的得分情況，并能夠進(jìn)行糾錯(cuò)

功能；根據(jù)系統(tǒng)設(shè)計(jì)的要求，籃球記分牌的電路原理框圖如下：

數(shù)據(jù)選擇器

七段

譯

碼

顯

示

D觸

發(fā)器

復(fù)位

置

數(shù)

2.2系統(tǒng)原理與設(shè)計(jì)說(shuō)明

系統(tǒng)各個(gè)模塊的功能如下：

I.D觸發(fā)器電路模塊實(shí)現(xiàn)翻轉(zhuǎn)功能當(dāng)出錯(cuò)時(shí)，輸出為1,使電路回到

上一個(gè)正確的狀態(tài)。

2.4為二進(jìn)制全加器電路模塊實(shí)現(xiàn)加法計(jì)數(shù)功能。

3、移位寄存器電路模塊保存比賽兩隊(duì)得分情況的4個(gè)相鄰狀態(tài)，出

錯(cuò)時(shí)將調(diào)用上一個(gè)正確狀態(tài)。

4.二選一數(shù)據(jù)選擇器電路模塊用來(lái)控制移位寄存器

5.LED數(shù)碼管驅(qū)動(dòng)電路模塊

三、系統(tǒng)實(shí)現(xiàn)

各模塊電路的源程序如下：

1、D觸發(fā)器電路模塊及程序：

set輸入(Q=1),清零應(yīng)該可以用復(fù)位鍵reset吧(Q=0)。

libraryieee;

useieee.std_logic_1164.all;

entitysync_rsdffis

port(d,clk:instdjogic;

set:instdjogic;

reset:instdjogic;

q,qb:outstdjogic);

endsync_rsdff;

architecturertl_arcofsync_rsdffis

begin

process(clk)

begin

if(clk'eventandclk="r)then

if(set='O'andreset='1')then

qv=T；

qb<=,0,;

elsif(set='1*andreset』。')then

q<=0,;

qb<='1>;

else

q<=d;

qb<=notd;

endif;

endif;

endprocess;

endrtl_arc;

移位寄存器模塊電路及程序:

useIEEE.std_logic_l164.all;

entityshft_regis

port(

DIR:instd」ogic;

CLK:instdlogic;

CLR:instd_logic;

SET:instd」ogic;

CE:instdjogic;

LOAD:instdjogic;

SI:insld」ogic;

DATA:instd」ogic_vector(3downto0);

data_out:outstd_logic_vector(3downto0)

)；

endshft_reg;

architectureshft_reg_archofshft_regis

signalTEMP_data_out:std_logic_vector(3downto0);

begin

process(CLK)

begin

ifrising_edge(CLK)then

ifCE='l'then

ifCLR='l'then

TEMP_data_outv二”0000”；

elsifSET=*rthen

TEMP_data_out〈二“1111”；

elsifLOAD='Tthen

TEMP_data_out<=DATA;

else

ifDIR=Tthen

TEMP_data_out<=SI&TEMP_data_out(3dov/nlo1);

else

TEMP_data_out<=TCMP_data_out(2downto0)&SI;

endif;

endif;

endif;

endif;

endprocess;

data_out<=TEMP_data_out;

endarchitecture;

3.二選一數(shù)據(jù)選擇器電路模塊及程序：

entitymuxis

port(do,dl:inbit;

sei:inbit;

q:outbit);

endmux;

architectureaofmuxis

begin

q<=(doandsel)or(notseianddl);

enda;

4.加法計(jì)數(shù)器的電路模塊及程序:

ADD4

——RX

A2SUMX

R3SUMS

R。SUM3

BXSUM4

B2COUT。

—B3

L

LIBRARYIEEE;

USEIEEE.STD_L0GIC_1164.ALL;

ENTITYadd4IS

PORT(al,a2,a3,a4:INSTD_LOGIC;

bl,b2,b3,W:INSTD_LOGIC;

suml,sum2,sum3,sum4:OUTSTD_LOGIC;

cout4:OUTSTD_LOGIC);

ENDadd4;

ARCHITECTUREadd_arcOFadd4IS

SIGNALcout1,cout2,cout3:STD_LOGIC;

COMPONENThalfadd

PORT(a,b:INSTD.LOGIC;

sum,hcarry：OUTSTD_LOGIC);

ENDCOMPONENT;

COMPONENTfulladd

PORT(inl,in2,cin:STD_LOG!C;

fsum,fcarry:OUTSTD_LOGIC);

ENDCOMPONENT;

BEGIN

ukhalfaddPORTMAP(a=>a1,b=>b1,sum=>sum1,hcarry=>cout1);

u2:fulladdPORT

MAP(in1=>a2,in2=>b2,cin=>cout1,fsum=>sum2,fcarry=>cout2);

u3:fulladdPORT

MAP(in1=>a3,in2=>b3,cin=>cout2,fsum=>sum3,fcarry=>cout3);

u4:fulladdPORT

MAP(inl=>a4,in2=>b4,cin=>cout3,fsuni=>sum4,fcarry=>cout4);

ENDadd_arc;

5.七段譯碼電路及程序：

DELED

DATAXNE3..G>]QOUT[6

libraryieee;

useieee.std_logic_1164.all;

entitydeledis

port(

datain:instd_logic_vector(3downto0);

qout:outstd_logic_vcctor(6downto0)

)；

enddeled;

architecturefuncofdeledis

begin

process(datain)

begin

ifdatain="0000"thenqout<="l111110";

elsifdatain="0001"thenqout<="0110000n;

elsifdatain=M0010"thenqout<=nl101101M;

elsifdatain="0011"thenqout<="l111001";

elsifdatain=M0100Mthenqout<="011001lM;

elsifdatain="01()1"thenqout<=n101101ln;

elsifdatain="0110"thenqout<="1011111”；

elsifdatain="01thenqout<=Ml110000M;

elsifdatain=M1000"thenqout<=",l111111";

elsifdatain=H1001"thenqouK^llllOH";

elsenull;

endif;

endprocess;

endfunc;

四、系統(tǒng)仿真

l.D觸發(fā)器電路模塊仿真波形:

2.移位寄存器模塊電路仿真波形:

3,二選一數(shù)據(jù)選擇器電路模塊仿真波形:

Name:Value:30.0ns60.0Ins90.I0ns120.I0ns

IB^datainHO0

qoutG1

qout51

?<j^qout41

qout31

qout21

Bqoutl1

**qoutO0

五、硬件驗(yàn)證說(shuō)明

這次設(shè)計(jì)采用的硬件電路有芯片EP1K10TC100-3,實(shí)驗(yàn)板上標(biāo)準(zhǔn)時(shí)鐘電路、LED顯示等,

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