STYLEREF"標(biāo)題1"2過流保護(hù)器的硬件系統(tǒng)設(shè)計(jì)軟件仿真結(jié)果及分析設(shè)計(jì)對A/D控制模塊、FFT模塊、串口模塊、反時(shí)限算法模塊和繼電控制模塊完成了VHDL設(shè)計(jì)、編譯和仿真，生成了RTL門級視圖，得到時(shí)序仿真結(jié)果，并對各模塊占用的寄存器和RAM資源進(jìn)行分析。5.1A/D控制軟件仿真結(jié)果及分析 與A/D控制模塊VHDL設(shè)計(jì)相對應(yīng)，仿真結(jié)果也是有8通道順序轉(zhuǎn)換控制模塊仿真、轉(zhuǎn)換結(jié)果寄存器仿真和A/D模塊的頂層仿真組成。5.1.18通道順序轉(zhuǎn)換控制仿真8通道順序轉(zhuǎn)換控制模塊經(jīng)過編譯和綜合之后，生成RTL視圖如圖5-1所示。圖5-18通道順序轉(zhuǎn)換控制RTL視圖8通道順序轉(zhuǎn)換控制仿真結(jié)果如圖5-2所示。初始化時(shí)，start、cs_out為高電平，dout為低電平，sst_in、din為高阻抗，data0~data7為0101H。在start產(chǎn)生一個(gè)低電平脈沖后，cs_out輸出低電平，8通道順序轉(zhuǎn)換開始。隨后sst_in和din變?yōu)榈碗娖?，sclk時(shí)鐘產(chǎn)生。其后的8個(gè)sclk時(shí)鐘上升沿，dout逐位輸出控制字“10101111B”，該控制字表示在單端輸入、單極性轉(zhuǎn)換模式和外時(shí)鐘模式下對通道0進(jìn)行A/D轉(zhuǎn)換。待控制字輸出完畢后，sst_in翻轉(zhuǎn)為高電平維持1個(gè)時(shí)鐘周期，此時(shí)處于轉(zhuǎn)換狀態(tài)，從下一個(gè)時(shí)鐘的上升沿開始，在din串行數(shù)據(jù)線上依次輸入10位轉(zhuǎn)換結(jié)果和2位輔助位，這里假設(shè)轉(zhuǎn)換結(jié)果為“1101101011”，輔助位為“01”。待輔助位輸入完畢后，data0輸出并行結(jié)果“032B”，至此，通道0的1次模數(shù)轉(zhuǎn)換完成。data0輸出結(jié)果與輸入的串行數(shù)據(jù)一致，仿真正確。在多通道順序轉(zhuǎn)換模式下，din在輸入一個(gè)通道的A/D數(shù)據(jù)的第B3位時(shí)，dout就開始輸出下一個(gè)通道的控制字，即啟動(dòng)下個(gè)一通道的轉(zhuǎn)換，形成多通道并發(fā)轉(zhuǎn)換的時(shí)序。當(dāng)8通道轉(zhuǎn)換結(jié)果均輸入完畢后，cs_out從低電平翻轉(zhuǎn)到高電平，1次8通道順序轉(zhuǎn)換完成。圖5-28通道順序轉(zhuǎn)換控制仿真圖5.1.2A/D轉(zhuǎn)換結(jié)果寄存器仿真完成了編譯和綜合后，程序生成的RTL視圖如圖5-3所示。圖5-3A/D轉(zhuǎn)換結(jié)果寄存器RTL視圖A/D轉(zhuǎn)換結(jié)果寄存器仿真結(jié)果如圖5-4所示。寫地址wr_ad設(shè)置了16個(gè)地址：011011b~011011B，對應(yīng)這16個(gè)寫地址，16個(gè)輸入數(shù)據(jù)din設(shè)置為6527~6537，寫使能信號wr_enable在寫地址為0C~16時(shí)為低電平，其余為高電平。當(dāng)讀使能信號為低電平時(shí)輸入讀地址（有效地址范圍01~3F），測試A/D轉(zhuǎn)換結(jié)果寄存器輸出數(shù)據(jù)是否正確。當(dāng)分別輸入讀地址“02”、“15”、“05”、“0C”、“13”、“19”時(shí)，dout輸出數(shù)據(jù)為“0101”、“6532”、“0101”、“6529”、“6530”、“0101”、“6530”。由圖6.4可見，在寫地址為“02”、“05”、“19”時(shí)，雖然有數(shù)據(jù)輸入，但是寫使能無效，數(shù)據(jù)無法寫入結(jié)果寄存器組，因而dout輸出數(shù)據(jù)仍為“0101”，而在寫地址為“15”、“0C”、“13”時(shí)，寫使能處于有效狀態(tài)，從中讀出的數(shù)據(jù)與寫入數(shù)據(jù)一致，標(biāo)志A/D轉(zhuǎn)換結(jié)果寄存器讀寫數(shù)據(jù)正確。圖5-4A/D轉(zhuǎn)換結(jié)果寄存器仿真圖5.1.3A/D轉(zhuǎn)換控制總體仿真A/D控制總體仿真是8通道順序轉(zhuǎn)換控制仿真與A/D轉(zhuǎn)換結(jié)果寄存器仿真的結(jié)合，把8通道順序轉(zhuǎn)換控制模塊的并行轉(zhuǎn)換結(jié)果存入A/D轉(zhuǎn)換結(jié)果寄存器組，待外部讀使能有效時(shí)讀出，仿真結(jié)果如圖5-5所示。當(dāng)start產(chǎn)生一個(gè)低電平脈沖后，cs_out變?yōu)榈碗娖剑琈AX192控制器啟動(dòng)，開始對8通道模擬輸入信號進(jìn)行順序A/D轉(zhuǎn)換。轉(zhuǎn)換后的并行數(shù)據(jù)按地址存入A/D結(jié)果寄存器組中，轉(zhuǎn)換期間ready信號保持高電平，數(shù)據(jù)不能被讀取。轉(zhuǎn)換完成后，cs_out信號翻轉(zhuǎn)為高電平，ready信號翻轉(zhuǎn)為低電平，并在rd_en低電平時(shí)讀取A/D轉(zhuǎn)換結(jié)果寄存器組中的數(shù)據(jù)。由圖5-5可見，當(dāng)cs_out由低電平翻轉(zhuǎn)為高電平之后，使讀信號有效，外部讀地址rd_ad[8..0]的低6位表示結(jié)果寄存器組中存儲(chǔ)的地址，高3位表示片選8個(gè)結(jié)果寄存器組，這里輸入“010H”、“011H”、“040H”、“0C0H”，分別表示讀結(jié)果寄存器組0的地址“010101B”、“010101B”、結(jié)果寄存器組1的地址“010101B”和結(jié)果寄存器組3中地址“010101B”中的轉(zhuǎn)換結(jié)果，此后數(shù)據(jù)輸出信號data對應(yīng)輸出“032BH”、“0101H”、“0295H”、“0136H”，因?yàn)閷γ總€(gè)通道的信號只采樣了1次，每個(gè)結(jié)果寄存器組只在地址“010101B”輸入了數(shù)據(jù)，所以讀地址“010101B”對應(yīng)輸出數(shù)據(jù)為“0101H”，其余3個(gè)地址輸出的數(shù)據(jù)與串行轉(zhuǎn)換結(jié)果“1101101011B”、“1010110101B”、“0101110110B”相一致，數(shù)據(jù)讀取正確。以此類推，在cs_out第二次由低電平翻轉(zhuǎn)為高電平且讀有效時(shí)，輸入讀地址“011H”、“041H”、“0C1H”、“010H”，則輸出數(shù)據(jù)分別為“02AAH”、“0377H”、“0391H”、“032BH”。當(dāng)每個(gè)結(jié)果寄存器組均存滿64個(gè)數(shù)據(jù)后，ready_all信號翻轉(zhuǎn)為低電平。圖5-5FPGA控制器總體仿真圖5.1.4資源分析及結(jié)論A/D采樣模塊占用資源如圖5-6所示，以CycloneEP1C6T144C8芯片為硬件平臺進(jìn)行仿真，占用4%的邏輯單元和6%的內(nèi)存，仿真延時(shí)也只有幾十ns，完全符合設(shè)計(jì)的要求。因?yàn)樵诜帜K仿真時(shí)，原本應(yīng)該與下一個(gè)模塊相接的內(nèi)部信號線，如數(shù)據(jù)線設(shè)置成了引腳，故引腳比實(shí)際用到的要多的多，顯示為36%。圖5-6A/D模塊資源分析圖A/D轉(zhuǎn)換控制仿真結(jié)果表明：在實(shí)現(xiàn)了A/D轉(zhuǎn)換控制的前提下，選擇的多通道順序轉(zhuǎn)換模式縮短模數(shù)轉(zhuǎn)換時(shí)間，提高轉(zhuǎn)換效率。平均每個(gè)通道的轉(zhuǎn)換時(shí)間為15個(gè)sclk時(shí)鐘周期，與單通道單獨(dú)轉(zhuǎn)換需要的24個(gè)時(shí)鐘周期相比減少了37.5%。數(shù)據(jù)可及時(shí)存入結(jié)果寄存器組中，且讀取方便準(zhǔn)確，便于后續(xù)微控制器及時(shí)讀取數(shù)據(jù)進(jìn)行數(shù)字信號處理算法。5.2FFT算法模塊仿真FFT算法模塊的仿真包括地址產(chǎn)生模塊仿真、ROM模塊仿真和蝶形運(yùn)算處理器模塊仿真，蝶形處理器模塊仿真包括帶符號實(shí)數(shù)乘法器模塊和復(fù)數(shù)乘法器模塊的仿真。5.2.1地址產(chǎn)生模塊仿真 地址產(chǎn)生模塊的仿真如圖5-7所示，在ready信號有效的情況下，產(chǎn)生A/D轉(zhuǎn)換結(jié)果寄存器的讀地址和FFT模塊輸入寄存器的寫地址，將原數(shù)據(jù)倒序存放，仿真結(jié)果表明，讀地址和寫地址產(chǎn)生正確。圖5-7地址產(chǎn)生模塊仿真圖5.2.2ROM模塊仿真只讀存儲(chǔ)器在正常工作時(shí)可以從中讀取數(shù)據(jù)，但是不能重新寫入，只能用來存儲(chǔ)固定數(shù)據(jù)，仿真結(jié)果如圖5-8所示。該ROM有5位地址線addr(4DOWNTO0)，輸出數(shù)據(jù)分為兩部分，r_re為旋轉(zhuǎn)因子的實(shí)部，r_im為旋轉(zhuǎn)因子虛部。數(shù)據(jù)在時(shí)鐘上升沿輸出，所讀出數(shù)據(jù)存儲(chǔ)數(shù)據(jù)對比之后完全正確。圖5-8ROM模塊仿真圖ROM模塊占用資源如圖5-9所示，以CycloneEP1C6T144C8芯片為硬件平臺進(jìn)行仿真，占用79個(gè)邏輯單元，比例為1%，存儲(chǔ)采用寄存器，故不需要占用RAM空間，完全符合設(shè)計(jì)的要求。r_re和r_im還要內(nèi)部接入其他模塊，不占用實(shí)際的外部引腳。圖5-9ROM模塊資源占用情況5.2.3帶符號乘法器模塊仿真帶符號乘法器模塊RTL視圖如圖5-10所示。共例化了兩個(gè)程序，xor程序的功能為求數(shù)據(jù)的補(bǔ)碼，mult16為無符號16位數(shù)據(jù)乘法器。圖5-10帶符號乘法器RTL視圖帶符號乘法器模塊仿真如圖5-11所示。以0.5*0.5，0.5*(-0.5)，(0.5)*(-0.5)為例仿真，仿真結(jié)果證明，該乘法器為有效且正確的。計(jì)算器計(jì)算結(jié)果如下。0.5*0.5=2010H*2010H=04010101H=0.250.5*(-0.5)=2010H*E010H=84010101H=-0.25(-0.5)*(-0.5)=E010H*E010H=04010101H=0.25。圖5-11帶符號乘法器模塊仿真5.2.4復(fù)數(shù)乘法器模塊仿真復(fù)數(shù)乘法器模塊仿真如圖5-12所示，這里假設(shè)一些參數(shù)，為顯示方便，選擇了一些小的數(shù)據(jù)，輸入數(shù)據(jù)x_in為1286、y_in為750，旋轉(zhuǎn)因子實(shí)部cos為118，虛部sin為49，則cos_in=118，cms_in=118-49=69，cps_in=118+49，運(yùn)算結(jié)果為。仿真結(jié)果有47ns的延時(shí)，驗(yàn)證結(jié)果表明，仿真結(jié)果完全正確。圖5-12復(fù)數(shù)乘法器模塊仿真如圖5.2.5蝶形運(yùn)算處理器模塊仿真蝶形運(yùn)算處理器程序生成的RTL視圖如圖5-13所示。有由復(fù)數(shù)乘法器模塊和加法器以及輸出寄存器組成，輸入輸出數(shù)據(jù)的實(shí)部和虛部分開，復(fù)數(shù)加法器和復(fù)數(shù)減法器直接由加法器實(shí)現(xiàn)。圖5-13蝶形運(yùn)算處理器RTL視圖蝶形運(yùn)算處理器仿真如圖5-14所示，假設(shè)輸入，，旋轉(zhuǎn)因子，則cos_in為118，cps_in為167，cms_in為69，在蝶形運(yùn)算單元中，復(fù)數(shù)乘法器算出的結(jié)果不能直接取值，需截取高16位再進(jìn)行加減法運(yùn)算，所以有：，，驗(yàn)證后結(jié)果正確。圖5-14蝶形運(yùn)算處理器仿真圖蝶形運(yùn)算處理器模塊占用資源如圖5-15所示。以CycloneEP1C6Q240C8芯片為硬件平臺進(jìn)行仿真，占用564個(gè)邏輯單元，比例為9%，存儲(chǔ)采用寄存器，故不需要占用RAM空間，完全符合設(shè)計(jì)的要求。除時(shí)鐘信號外，其余輸入輸出引腳屬于內(nèi)部數(shù)據(jù)傳輸，實(shí)現(xiàn)時(shí)采用內(nèi)部線資源實(shí)現(xiàn)，不占用實(shí)際的外部引腳。圖5-15資源分析5.3串口通信模塊仿真 串口通信模塊頂層例化了3個(gè)底層模塊，包括時(shí)鐘分頻模塊clk_div、數(shù)據(jù)接收模塊res_mod、數(shù)據(jù)發(fā)送模塊send_mod，RTL視圖如圖5-16所示。圖5-16串口通信模塊頂層RTL視圖時(shí)鐘分頻模塊的時(shí)序仿真如圖5-17所示。晶振為1Mhz，波特率為1201bps，還有16倍分頻，輸入時(shí)鐘周期為1us，輸出時(shí)鐘clk_1周期為832us，輸出時(shí)鐘clk_16x周期為52us。clk為時(shí)鐘信號，clr為清零信號。clk_16x為接收模塊時(shí)鐘信號，clk_1為發(fā)送模塊時(shí)鐘信號。圖5-17時(shí)鐘分頻模塊仿真圖接收模塊波形仿真圖如圖5-18所示。其中clk為時(shí)鐘信號，rx為串行輸入信號，sig1為接收中斷標(biāo)志，當(dāng)rx信號連續(xù)八個(gè)時(shí)鐘為‘0’時(shí)，sig1信號變?yōu)椤?’。模塊開始接收數(shù)據(jù)，q為并行輸出。圖5-18接收模塊時(shí)序仿真圖發(fā)送模塊波形仿真圖如圖5-19所示。cs是片選信號，0有效，indata是并行8位輸入信號，wr為寫允許信號，高電平有效，當(dāng)數(shù)據(jù)加載成功后，首先輸出‘0’，占一個(gè)時(shí)鐘周期，為起始位，然后串行輸出8位數(shù)據(jù)，高位在前，低位在后，然后輸出兩位‘1’，其中一個(gè)時(shí)鐘周期是偶校驗(yàn)位，一個(gè)時(shí)鐘周期是結(jié)束位，之后進(jìn)入空閑狀態(tài)，空閑狀態(tài)下txd輸出始終為‘1’。圖5-19發(fā)送模塊時(shí)序仿真圖串口通信模塊頂層仿真如圖5-20所示，clk信號是時(shí)鐘信號，而clk_1和clk_16x是時(shí)鐘分頻模塊產(chǎn)生的分頻時(shí)鐘信號，分別為發(fā)送模塊和接收模塊提供時(shí)鐘信號。cs是片選信號，低電平有效。wr是寫允許信號，高電平有效，flag_send信號為發(fā)送中斷信號，高電平有效。dout_send信號為串行發(fā)送信號，當(dāng)發(fā)送狀態(tài)空閑時(shí)為‘1’。當(dāng)數(shù)據(jù)加載成功后，首先輸出‘0’，為起始位，din_send信號串行輸出8位數(shù)據(jù)。din_res信號為串行輸入信號，當(dāng)串行輸入信號連續(xù)八個(gè)時(shí)鐘為‘0’時(shí)，flag_res信號為‘1’，開始接收數(shù)據(jù)，dout_res開始并行接收數(shù)據(jù)。圖5-20串口通信時(shí)序仿真圖串口通信模塊占用資源如圖5-21所示，以CycloneEP1C6T144C8芯片為硬件平臺進(jìn)行仿真，占用1%的邏輯單元，存儲(chǔ)采用寄存器，故不需要占用RAM空間，符合設(shè)計(jì)的要求。因?yàn)樵诜帜K仿真時(shí)，原本應(yīng)該與下一個(gè)模塊相接的內(nèi)部信號線（如數(shù)據(jù)線）設(shè)置成了引腳，故引腳比實(shí)際用到的要多的多，顯示為27%。圖5-21資源分析5.4反時(shí)限算法仿真對反時(shí)限過流保護(hù)算法程序編譯綜合，得到保護(hù)算法的功能仿真如圖5-22所示，檔位設(shè)置為3的時(shí)候，標(biāo)志著選擇第三個(gè)過流保護(hù)檔，查表得到m為26.68、n為0.77，當(dāng)電流為6.66安培時(shí)，計(jì)算得到延時(shí)時(shí)間應(yīng)該為6.45s。為使仿真圖清晰可見，時(shí)鐘頻率設(shè)置為101Hz，每個(gè)時(shí)鐘周期為10ms，在圖5-22中，輸入sel為3，電流vin輸入為666當(dāng)電流輸入為666（此處表示為6.66安培）并一直保持該電流，輸出m為2668表示26.68、n為77表示0.77，在計(jì)數(shù)器為647時(shí)，即經(jīng)過6.47s之后的時(shí)鐘上升沿，跳閘信號由低電平翻轉(zhuǎn)為高電平，發(fā)出需要跳閘的信號，與預(yù)設(shè)結(jié)果一致。圖5-22過流反時(shí)限算法總體仿真反時(shí)限過流保護(hù)算法占用資源如圖5-23所示，以CycloneEP1C6T144C8芯片為硬件平臺進(jìn)行仿真，沒有占用RAM空間和鎖相環(huán)PLL，完全符合設(shè)計(jì)的要求，但占用較多邏輯單元，共2884個(gè)邏輯單元，比例為48%，主要是因?yàn)閮?nèi)有復(fù)雜的邏輯運(yùn)算，而且程序設(shè)計(jì)不夠完善，有待進(jìn)一步改進(jìn)。但因?yàn)樵诜帜K仿真時(shí)，有一些各模塊公用引腳（如CLK等），故引腳比實(shí)際用到的要多，顯示為16%。5-23反時(shí)限算法資源分析5.5繼電器控制仿真繼電器控制狀態(tài)機(jī)程序經(jīng)過編譯綜合后得到的RTL視圖如圖5-24所示，包括2個(gè)底層模塊，C_STATE是狀態(tài)轉(zhuǎn)換控制模塊，還有4個(gè)D觸發(fā)器，用來輸出控制信號KH1、KH2、KF1、KF2。圖5-24繼電器控制模塊RTL視圖 在繼電器控制模塊RTL視圖中展開C_STATE，可以得到有限狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖和狀態(tài)轉(zhuǎn)換條件，有限狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖如圖5-25所示，狀態(tài)轉(zhuǎn)換條件如圖5-26所示。由圖5-25和圖5-26可以看出，當(dāng)狀態(tài)機(jī)處于ST0時(shí)，之后有3種轉(zhuǎn)換狀態(tài)，在HZB為‘0’、FZB為‘1’時(shí)進(jìn)入狀態(tài)ST1，在HZB為‘1’、FZB為‘0’時(shí)進(jìn)入狀態(tài)ST3，在HZB和FZB均為‘1’或均為‘0’時(shí)仍然繼續(xù)處于狀態(tài)ST1；狀態(tài)ST1之后有2種轉(zhuǎn)換狀態(tài)，在HST1為‘1’時(shí)，進(jìn)入狀態(tài)ST2，否則繼續(xù)在狀態(tài)ST1自檢；狀態(tài)ST2之后有3種轉(zhuǎn)換狀態(tài)，當(dāng)HST1、HST2均為‘1’時(shí)，轉(zhuǎn)入狀態(tài)ST0，當(dāng)HST1為‘0’時(shí)，轉(zhuǎn)入狀態(tài)ST1，當(dāng)HST1為‘1’、HST2為‘0’時(shí)，仍然處于ST2進(jìn)行自檢；狀態(tài)ST3之后有2種狀態(tài)，當(dāng)FST1為‘1’時(shí)轉(zhuǎn)入狀態(tài)ST4，否則仍然處于ST3自檢；狀態(tài)ST4之后有3種狀態(tài)，當(dāng)FST1、FST2均為‘1’時(shí)，轉(zhuǎn)入狀態(tài)ST0，當(dāng)FST1為‘0’時(shí)，轉(zhuǎn)入狀態(tài)ST3，當(dāng)FST1為‘1’、FST2為‘0’時(shí)，仍然處于ST4進(jìn)行自檢。在跟狀態(tài)設(shè)計(jì)過程中的轉(zhuǎn)換狀態(tài)設(shè)置一致，結(jié)果正確。圖5-25狀態(tài)轉(zhuǎn)換生成圖圖5-26狀態(tài)轉(zhuǎn)換條件對VHDL程序編譯綜合，得到繼電器控制狀態(tài)機(jī)占用資源圖5-27，以CycloneEP1C6T144C8芯片為硬件平臺進(jìn)行仿真，占用13邏輯單元，比例小于1%，沒有占用RAM空間，符合設(shè)計(jì)要求。因?yàn)樵诜帜K仿真時(shí)，有一些各模塊公用引腳（如CLK、RESET等），故引腳比實(shí)際用到的要多的多，顯示為12%。圖5-27資源分析西安交通大學(xué)網(wǎng)絡(luò)教育學(xué)院論文6總結(jié)本文在完成了基于FPGA的過流保護(hù)控制器的硬件設(shè)計(jì)的基礎(chǔ)上，詳細(xì)描述了A/D轉(zhuǎn)換控制的設(shè)計(jì)，分析了電參量測量算法，提出了FFT的FPGA的實(shí)現(xiàn)方法，采用反時(shí)限過流保護(hù)算法對電流進(jìn)行判斷，繼電控制模塊采用狀態(tài)機(jī)實(shí)現(xiàn)，分析了各個(gè)狀態(tài)之間的轉(zhuǎn)換，實(shí)現(xiàn)了對繼電器模塊的分合閘控制。與傳統(tǒng)微機(jī)保護(hù)系統(tǒng)相比，設(shè)計(jì)具有以下特點(diǎn)：（1）基于FPGA控制實(shí)現(xiàn)，與MCU、DSP相比，外設(shè)簡單、速度較快、系統(tǒng)可靠性高、程序跑飛后可以很快的復(fù)位。（2）對A/D轉(zhuǎn)換芯片采用連續(xù)控制的方式，可以節(jié)約轉(zhuǎn)換時(shí)間，使得同一點(diǎn)不同通道之間的轉(zhuǎn)換時(shí)間間隔較小，相位差較小，計(jì)算功率的時(shí)候可以降低一些誤差。（3）電參量測量算法采用64點(diǎn)FFT算法，可以準(zhǔn)確計(jì)算出電壓電流的直流分量、基波分量和各次諧波，方便后續(xù)反時(shí)限過流保護(hù)算法的準(zhǔn)確判斷。（4）采用兩級繼電器實(shí)現(xiàn)對被控回路的控制，可以減小誤動(dòng)作的幾率，確保分合閘執(zhí)行動(dòng)作正確有效?；诖?，在硬件部分，設(shè)計(jì)給出了部分硬件設(shè)計(jì)原理圖、PCB圖、實(shí)物圖及模擬部分的電路仿真，硬件設(shè)計(jì)采用AltiumDesigner09軟件，硬件仿真采用Multisim軟件，硬件仿真結(jié)果表明，該系統(tǒng)可以為FPGA片上系統(tǒng)提供正確的電源電壓和誤差相對較小的被控電壓和電流信號，該電路板設(shè)計(jì)合理且可實(shí)際運(yùn)用。在軟件設(shè)計(jì)部分，設(shè)計(jì)給出了A/D控制模塊、繼電控制模塊、FFT蝶形運(yùn)算處理器模塊、反時(shí)限過流保護(hù)模塊以及串口通信模塊的設(shè)計(jì)圖、各部分的仿真結(jié)果和占用資源分析，軟件設(shè)計(jì)和仿真均采用Quartus=2\*ROMANII9.0實(shí)現(xiàn)，軟件仿真結(jié)果表明，波形準(zhǔn)確，延時(shí)在正常范圍內(nèi)，控制可以實(shí)現(xiàn)，系統(tǒng)可以及時(shí)的發(fā)現(xiàn)過流信息并準(zhǔn)確的切斷被控回路。致謝感謝尊敬的導(dǎo)師，老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和科學(xué)的工作方法給了我很大的幫助以及鼓勵(lì)，感謝老師的悉心指導(dǎo)，讓我對論文的研究思路、方法還有內(nèi)容都有了更高更深的理解和認(rèn)知，并促使我順利完成論文。老師的淵博學(xué)識、嚴(yán)謹(jǐn)精神不僅值得我們敬佩，更是我日后學(xué)習(xí)的楷模。西安交通大學(xué)網(wǎng)絡(luò)教育學(xué)院論文參考文獻(xiàn)[1]FaisalFadul,RonaldKrahe.Microprocessorbasedinverse-timemultipleover-currentrelays.ElectricPowerSystemsResearch,1995,(35):207-211.[2]崔健國,寧永香.三相異步電動(dòng)機(jī)斷相過流保護(hù)器[J]．機(jī)械工程與自動(dòng)化,2019,2(153):175-177.[3]馮海軍.淺談煤礦低壓電網(wǎng)的過流保護(hù)[J].中國科技縱橫,2011(8):20-21.[4]毛丹,諸粵珊.一起廠用電事故切換過程中過流保護(hù)動(dòng)作的分析[J].電力安全技術(shù),2010,12(12):29-32.[5]李炳要.談?wù)勲娏ο到y(tǒng)繼電保護(hù)技術(shù)發(fā)展新趨勢[J].民營科技,2019,(7):8.[6]王嵩,李昊.繼電保護(hù)技術(shù)在電力系統(tǒng)中的應(yīng)用與發(fā)展[J].科技向?qū)?2012,(35):231-232.[7]姚朝賢.電力系統(tǒng)繼電保護(hù)技術(shù)應(yīng)用現(xiàn)狀的探討[J].科技向?qū)?2012,(35):204.[8]王秀華.網(wǎng)絡(luò)化智能電機(jī)保護(hù)器的設(shè)計(jì)[J].電機(jī)與控制應(yīng)用,2019,36(4):58-61.[9]YinLeeGoh,AgileswariK.Ramasamy,FarrukhHafizNagi.DSPbasedovercurrentrelayusingfuzzybang-bangcontroller[J].MicroelectronicsReliability,2011,(51):2366-2373.[10]YinLeeGoh,AgileswariK.Ramasamy,FarrukhHafizNagi.DSPbasedfuzzyandconventionalover-currentrelaycontrollercomparisons[J].MicroelectronicsReliability,

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