任務9.2

高密度可編程邏輯器件的認知

復雜可編程邏輯器件CPLD

現(xiàn)場可編程邏輯器件FPGA目錄

一、復雜可編程邏輯器件CPLD

簡介隨著集成電路工藝水平的提高，PLD逐漸向高密度、低功耗、高速度的方向發(fā)展，20世紀80年代末Lattice

公司推出一系列具備在系

統(tǒng)可編程能力的復雜可編程邏輯器件CPLD(Complex

PLD)。CPLD采

用E2CMOS工藝制作，增加了內部連線，改進了內部結構體系，因而設

計更加靈活。大多數CPLD的結構一般包括：可編程邏輯宏單元，可編程I/0

單元和可編程內部連線三部分。

一、復雜可編程邏輯器件CPLD

1.

編程邏輯宏單元CPLD的邏輯宏單元與GAL器件的類似是與I/0

連在一起的，稱為輸出邏輯宏單元。CPLD器件的宏單

元在內部，它主要包括與或陣列、多路選擇器和可

編程觸發(fā)器等電路，能獨立的配置時序或組合工作

方

式

。

一、復雜可編程邏輯器件CPLD

2.可編程I/0單元CPLD中的可編程I/0

單元也可稱為IOC,

是內部信號到I/0引腳的接口部分。由于陣列型CPL大部分的端口都是I/0端口，而

且系統(tǒng)的輸入信號經常要鎖存，因此I/0通常作為一

個獨立的單元來處理。從圖可知，該IOC電路由輸入緩沖器、輸入寄存器/鎖存器、三態(tài)輸出緩沖器和幾個可編程的數據選擇器組

成。圖中的觸發(fā)器有兩種工作方式，當R/L為高電平時，

該觸發(fā)器為邊沿觸發(fā)器；當R/L為低電平時，該觸發(fā)器

被置為鎖存器。數據選擇器MUX1用于選擇三態(tài)輸出緩沖

器的工作狀態(tài)；MUX2用來選擇輸出信號的傳送通道；MUX3用來選擇輸出極性；

MUX4用于選擇輸入方式；MUX5和MUX6用來選擇時鐘脈沖的來源和極性。根據數據選擇器的不同狀態(tài)組合，就可得到得到各種IOC組態(tài)。vccVcc來自GLB

的OE

MUX自輸出布線區(qū)Mux自輸出布線一區(qū)旁路通道至全局布線區(qū)10CKLO—Mux10CKLI

·自全局復位-

一、復雜可編程邏輯器件CPLD

2.可編程I/0單元QRL代表ECMOS

單元有源

上位MUxMux注：MUXMux1/OPin

一、復雜可編程邏輯器件CPLD

3.可編程內部連線可編程內部連線在各邏輯宏單元之間及邏輯宏單元和I/0單元之間提供連接網絡。每個邏輯宏單元

通過可編程連線陣列接收專用輸入或輸入端的信號，

并將宏單元的信號反饋到其需要到達的目的地。

二、現(xiàn)場可編程邏輯器件FPGA FPGA器件的基本結構FPGA具有掩?？删幊涕T陣列的通用結構，主要由邏輯功能塊排列成陣列組成，由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同

的設計。下面以Xilinx的FPGA為例分析其基本結構。FPGA通常由三種可編程電路和一個用于存放編程數據的靜態(tài)存儲

器SRAM組

成

。

三

種

可

編

程電

路

包

括

：可

編

程

邏

輯

塊CLB

(Configurable

Logic

Block)

、互

連

資

源

IR(InterconnectResource)和輸入/輸出模塊IOB(I/0Block)。

二、現(xiàn)場可編程邏輯器件FPGA FPGA器件的基本結構可編程邏輯塊CLB是實現(xiàn)邏輯功能的基本單元，通常是按規(guī)則排列成陣列，并散布于整個芯片；可編程互連資源IR包括各

種長度的連線線段和一些可編程連接開關，它們將各個CLB之間

或CLB、IOB之間以及IOB之間連接起來，構成特定功能的電路；

可編程輸入/輸出模塊IOB用來完成芯片上的邏輯與外部封裝腳的接口，IOB通常排列在芯片的四周。CPLD采用E2CMOS工藝制作，增加了內部連線，改進了內部結構體系，因而設計更加靈活。FPGA的內部由很多獨立