電子科技大學(xué)2025年集成電路設(shè)計與集成系統(tǒng)(芯片設(shè)計)能力測試試題及答案一、單項選擇題（每題2分，共20分）1.在28nmCMOS工藝中，若柵氧厚度tox=1.2nm，介電常數(shù)εr=3.9，則單位面積柵氧電容Cox最接近A.1.7fF/μm2B.2.9fF/μm2C.4.5fF/μm2D.6.1fF/μm2答案：B解析：Cox=ε0εr/tox=8.85×10?12×3.9/(1.2×10??)=28.7mF/m2≈2.9fF/μm2。2.某SRAM單元在0.7V、25°C下讀靜態(tài)噪聲容限（RSNM）為180mV，若溫度升高至85°C，則RSNM將A.上升約15mVB.下降約25mVC.下降約40mVD.基本不變答案：B解析：高溫下載流子遷移率下降，下拉管強度減弱，翻轉(zhuǎn)點左移，RSNM減小；經(jīng)驗每升高60°C約失25mV。3.在數(shù)字標(biāo)準(zhǔn)單元庫中，同一邏輯功能、同一驅(qū)動能力，采用低閾值（LVT）相比標(biāo)準(zhǔn)閾值（SVT）單元，其動態(tài)功耗A.降低10%B.增加5%C.增加20%D.降低30%答案：C解析：LVT門延遲低，可降電壓或降時鐘，但本題干電壓不變，僅換LVT，短路電流增大，動態(tài)功耗增約20%。4.對于10mm×10mm的倒裝芯片封裝，若C4bumppitch=150μm，則最大可布bump數(shù)約為A.4.4kB.11kC.44kD.111k答案：C解析：單邊可布10mm/150μm≈66.7，取66，則66×66=4356≈4.4k；但倒裝陣列滿布，實際可達(10000/150)2≈44.4k。5.在65nm節(jié)點，金屬層最小線寬60nm，若采用雙重圖形（DP）技術(shù)，則光刻所需最小半節(jié)距為A.30nmB.60nmC.90nmD.120nm答案：B解析：DP將同一層拆兩次曝光，單次半節(jié)距仍為60nm，疊加后實現(xiàn)30nm周期，但“最小半節(jié)距”指單次，故60nm。6.某PLL輸出抖動1psrms，參考時鐘抖動0.2psrms，VCO貢獻0.8psrms，則若將VCO抖動降至0.4psrms，輸出抖動變?yōu)锳.0.45psB.0.60psC.0.89psD.1.00ps答案：A解析：抖動平方和再開方，√(0.22+0.42)=√0.2≈0.45ps。7.在SystemVerilog斷言中，序列seqa[1:3]b表示A.b在a之后1～3個時鐘周期內(nèi)成立一次即可B.b必須在a之后第3周期成立C.a與b間隔固定2周期D.b在a之后1或2或3周期連續(xù)成立答案：A解析：[m:n]為時序窗口，表示b在a后第1到第3任一周期成立即匹配。8.對于相同W/L的nMOS，若遷移率μn=500cm2/V·s，氧化層電容Cox=5fF/μm2，Vov=0.2V，則跨導(dǎo)gm約為A.100μSB.200μSC.400μSD.800μS答案：B解析：gm=μnCox(W/L)Vov，設(shè)W/L=1，gm=500×10??×5×10?3×0.2=50μS；但單位換算1cm2=10?μm2，得500×10??×5×0.2=0.5mS=500μS，最接近C。9.在布局布線階段，若某net長度2mm，驅(qū)動單元輸出電阻100Ω，負載電容50fF，線寬0.1μm，則采用中繼器（repeater）最佳間距約為A.200μmB.500μmC.1mmD.2mm答案：B解析：RC延遲優(yōu)化經(jīng)驗，28nm下最優(yōu)中繼間距≈√(2Rt/Cint)，算得約400–600μm，取500μm。10.在DFT中，采用全掃描鏈后，故障覆蓋率提升的主要原因是A.增加了測試向量數(shù)B.將時序電路轉(zhuǎn)化為組合電路C.降低了時鐘頻率D.提高了芯片面積答案：B解析：掃描鏈把觸發(fā)器變掃描單元，測試模式下調(diào)為組合網(wǎng)，ATPG可測所有stuckat故障。二、多項選擇題（每題3分，共15分，多選少選均不得分）11.下列技術(shù)可有效抑制窄溝道效應(yīng)（NWE）的有A.提高溝道摻雜B.采用淺槽隔離（STI）C.引入halo/pocket注入D.降低襯底偏壓答案：A、C解析：NWE源于溝道寬度減小導(dǎo)致閾值升高，halo與提高溝道摻雜可補償；STI是制造手段，降低襯底偏壓反而加劇。12.關(guān)于低功耗設(shè)計，下列說法正確的有A.多閾值工藝可在同芯片混用HVT/SVT/LVTB.電源門控（powergating）需插入隔離單元（isolationcell）C.動態(tài)電壓頻率調(diào)整（DVFS）需考慮SRAM最低工作電壓D.時鐘門控（clockgating）會增加短路功耗答案：A、B、C解析：D錯誤，時鐘門控消除無效翻轉(zhuǎn)，短路功耗亦降。13.在模擬布局中，采用共質(zhì)心（commoncentroid）結(jié)構(gòu)可A.降低系統(tǒng)失配B.提高匹配電阻溫度系數(shù)C.抑制梯度效應(yīng)D.減小隨機失配答案：A、C解析：共質(zhì)心抵消一維梯度，系統(tǒng)失配下降；隨機失配由面積決定，溫度系數(shù)與材料相關(guān)。14.下列關(guān)于FinFET與平面CMOS對比，正確的有A.FinFET亞閾值擺幅更小B.FinFET短溝道效應(yīng)更弱C.FinFET柵極電阻更大D.FinFET寄生電容更小答案：A、B、C解析：D錯誤，F(xiàn)inFET三維結(jié)構(gòu)引入額外寄生電容。15.在芯片級信號完整性分析中，同時考慮SSN（同步開關(guān)噪聲）時，需重點量化的有A.封裝回路電感B.片上去耦電容C.電源網(wǎng)格電阻D.信號線耦合電容答案：A、B、C解析：SSN核心在ΔI噪聲，與回路電感、去耦、電阻相關(guān)；信號線耦合屬串?dāng)_，非SSN主因。三、判斷題（每題1分，共10分，正確打“√”，錯誤打“×”）16.在65nm及以下，金屬電遷移壽命與電流密度平方成反比。答案：√解析：Black方程MTTF∝J?2。17.采用高κ金屬柵后，柵漏電流主要成分為柵氧隧穿電流。答案：×解析：高κ降低隧穿，漏電流成分為界面陷阱輔助隧穿，非主因。18.對于相同面積的MOM電容，指叉（finger）數(shù)越多，電容值越大。答案：√解析：邊緣電容占比提高。19.在DFM中，添加冗余金屬（dummymetal）可提高良率，但會增大線間電容。答案：√解析：dummymetal增加耦合電容，但緩解CMP侵蝕，提高良率。20.若兩級反相器鏈最優(yōu)扇出為4，則三級鏈最優(yōu)扇出為4.7。答案：√解析：N級鏈最優(yōu)扇出f=e^(ln4/1)=4，但三級需解f3=FO，整體最優(yōu)f≈4.7。21.在時序分析中，OCV（onchipvariation）模型比AOCV更悲觀。答案：×解析：AOCV引入距離因子，比OCV更悲觀。22.采用TSV的3DIC可顯著降低全局互連延遲。答案：√解析：TSV縮短垂直距離，全局線長下降。23.對于相同W/L，pMOS的1/f噪聲功率譜密度高于nMOS。答案：√解析：空穴陷阱密度高，1/f噪聲大。24.在Verilog綜合中，非阻塞賦值（<=）用于時序邏輯可消除仿真競爭。答案：√解析：非阻塞在NBA區(qū)同時更新，避免競爭。25.當(dāng)芯片工作電壓降至近閾值區(qū)時，延遲對溫度變化不敏感。答案：×解析：近閾值區(qū)延遲溫度系數(shù)反而增大，因遷移率與閾值競爭關(guān)系。四、簡答題（每題8分，共40分）26.簡述在先進工藝下，為何傳統(tǒng)基于規(guī)則的DRC逐漸轉(zhuǎn)向基于模型的DFM，并給出兩種模型示例。答案：規(guī)則DRC僅用幾何閾值，無法捕捉復(fù)雜物理效應(yīng)如光刻鄰近效應(yīng)、CMP侵蝕、金屬厚度變化等，導(dǎo)致良率下降。模型DFM通過物理仿真預(yù)測制造偏差，指導(dǎo)版圖優(yōu)化。示例：①光學(xué)鄰近修正模型（OPC），基于Hopkins成像方程計算光強分布，生成修正后掩膜；②CMP拓撲模型，基于Preston方程預(yù)測金屬凹陷，指導(dǎo)dummy填充與線寬調(diào)整。27.畫出典型六管SRAM單元結(jié)構(gòu)，標(biāo)出所有節(jié)點，并說明讀破壞機制及提高RSNM的電路級方法。答案：圖略（文字描述）。節(jié)點：WL，BL/BLB，Q/QB。讀破壞：存“0”側(cè)下拉管nL與存取管nA形成分壓，若BL下降不足，Q點電壓上升，超過反相器翻轉(zhuǎn)閾值則數(shù)據(jù)翻轉(zhuǎn)。提高RSNM：①提高下拉管β比（WnL/WnA>1.5）；②降低存取管Vt；③采用8T雙端口結(jié)構(gòu)隔離讀路徑；④列級輔助讀緩沖（helperflipflop）；⑤動態(tài)反饋控制單元（DFCS）在讀期間臨時提升下拉強度。28.解釋時鐘樹綜合（CTS）中“usefulskew”概念，并給出利用usefulskew實現(xiàn)頻率提升的實例計算。答案：usefulskew指故意引入的時鐘偏移，用于借用時間，緩解關(guān)鍵路徑。設(shè)某電路原時鐘周期T=1ns，路徑P1建立時間余量50ps，路徑P2余量+200ps。將P2時鐘延遲增加Δ=150ps，則P1獲得額外150ps余量，P2仍余50ps，周期可降至850ps，頻率提升1/0.85≈1.18倍。29.列舉并對比三種主流片上互連接口（AXI、OCP、Wishbone）在信號線數(shù)量、傳輸效率、流水線支持方面的差異。答案：AXI：讀寫地址、數(shù)據(jù)、響應(yīng)五通道，信號約90根，支持亂序與多outstanding，效率最高；OCP：單通道分時復(fù)用，信號約40根，支持taggedpipeline，效率中等；Wishbone：簡單主從握手，信號<20根，無亂序，順序傳輸，效率最低但面積小。30.說明在FinFET工藝下，版圖設(shè)計時為何禁止“單向柵”走向，并給出DRC命令示例。答案：FinFET柵必須垂直于fin走向，否則無法形成導(dǎo)電溝道，導(dǎo)致開路。DRC命令示例：`angle_gate{@柵方向檢查internal"GT"angle==0||angle==180||angle==360error"GTmustbeperpendiculartofindirection"}`五、計算題（每題10分，共30分）31.某芯片核心電壓0.9V，采用28nmHPM工藝，邏輯規(guī)模500kgate，平均翻轉(zhuǎn)率α=0.2，時鐘頻率1GHz，門電容Cg=0.5fF/μm，平均門寬W=1.5μm，求動態(tài)功耗；若引入時鐘門控后α降至0.05，電壓可降容限10%，求新功耗及節(jié)能比例。答案：原Pdyn=NαCgWVdd2f=5×10?×0.2×0.5×1.5×10?1?×0.92×10?=60.75mW。新Vdd=0.9×0.9=0.81V，α=0.05，Pdyn'=5×10?×0.05×0.5×1.5×10?1?×0.812×10?=12.3mW。節(jié)能比例=(60.7512.3)/60.75≈79.8%。32.一條5mm長、0.1μm寬、厚度0.2μm的銅互連，電阻率ρ=2.2×10??Ω·m，驅(qū)動器輸出電阻50Ω，負載電容30fF，線電容0.2fF/μm，求Elmore延遲；若采用最優(yōu)中繼器分段，求新延遲。答案：Rline=ρL/(Wt)=2.2×10??×5×10?3/(0.1×10??×0.2×10??)=550Ω；Cline=0.2×5000=1pF；Elmore≈(Rdrv+Rline/2)Ctot+RtCload/2=(50+275)×1.03pF≈335ps。最優(yōu)分段數(shù)k=√(RlineCline/(2RdrvCgate))≈3.7，取4段；每段延遲≈√(RlineClineRdrvCgate/2)=85ps，總延遲4×85=340ps，與理論接近，實際更優(yōu)約280ps。33.某PLL開環(huán)增益G(s)=IcpKvco/(2πC)s，Icp=40μA，Kvco=600MHz/V，C=200pF，求環(huán)路帶寬ωc；若加入電阻R=5kΩ與C串聯(lián)形成TypeII，求零點ωz與相位裕度PM。答案：原ωc=IcpKvco/(2πC)=40×10??×600×10?×2π/(2π×200×10?12)=120Mrad/s≈19MHz。加R后，零點ωz=1/(RC)=1/(5k×200p)=1Grad/s；PM=90°arctan(ωc/ωz)=90arctan(0.12)=83°。六、綜合設(shè)計題（35分）34.設(shè)計一款用于IoT的