2025年(集成電路工藝專家)集成電路高級工藝技術(shù)基礎(chǔ)試題及答案一、單選題（每題1分，共30分）1.在14nmFinFET工藝中，柵極長度縮短至20nm以下時(shí)，為抑制短溝道效應(yīng)（SCE）而引入的“高k金屬柵”技術(shù)中，HfO?介電常數(shù)k的典型值最接近A.3.9??B.7.5??C.25??D.120答案：C解析：SiO?k=3.9，Si?N?k≈7.5，HfO?k≈25，TiO?k≈120，但TiO?帶隙太小無法實(shí)用，故選C。2.采用SAQP（SelfAlignedQuadruplePatterning）制作20nm間距柵極時(shí)，第一次側(cè)墻沉積Si?N?厚度為30nm，若側(cè)墻刻蝕選擇比（Si?N?:SiO?）=15:1，則SiO?犧牲層凹陷深度控制在A.1nm??B.2nm??C.4nm??D.8nm答案：B解析：側(cè)墻保留30nm，選擇比15:1，則SiO?損失30/15=2nm，需控制在2nm以內(nèi)，否則出現(xiàn)底切。3.EUV光刻中，當(dāng)NA=0.33、λ=13.5nm、k?=0.45時(shí)，理論分辨率R為A.9nm??B.11nm??C.13nm??D.15nm答案：B解析：R=k?λ/NA=0.45×13.5/0.33≈18.4nm，但EUV采用偶極照明，實(shí)際工藝因子0.6，18.4×0.6≈11nm。4.在Cu雙大馬士革中，為防止電遷移而添加的合金元素常用A.Ag??B.Sn??C.Al??D.Mn答案：D解析：Mn可在界面形成MnSixOy，增強(qiáng)Cu/介電層粘附，降低界面擴(kuò)散，Ag、Sn易偏析，Al增大電阻。5.采用“應(yīng)力記憶”技術(shù)提升nFET性能時(shí)，源漏外延材料選擇A.Si:C1.5%??B.Si:B2%??C.Si:Ge25%??D.Si:P3%答案：A解析：Si:C引入張應(yīng)力，提升nFET電子遷移率；Si:Ge用于pFET壓應(yīng)力；B、P為摻雜劑，不引入應(yīng)力。6.在3nm節(jié)點(diǎn)，GAA（GateAllAround）納米片結(jié)構(gòu)中，若納米片厚度為6nm，則片間間距設(shè)計(jì)值通常取A.6nm??B.8nm??C.10nm??D.12nm答案：B解析：間距過小導(dǎo)致寄生電容增大，過大會降低有效寬度，8nm為RC與Weff折中。7.采用“預(yù)沉積+驅(qū)入”工藝對B進(jìn)行淺結(jié)摻雜，預(yù)沉積劑量1×101?cm?2，驅(qū)入溫度1050°C，30min，則結(jié)深最接近A.30nm??B.60nm??C.90nm??D.120nm答案：C解析：B擴(kuò)散系數(shù)D≈1.2×10?13cm2/s@1050°C，√Dt≈√(1.2×10?13×1800)≈4.6×10??cm=46nm，考慮預(yù)沉積尾沿，總深≈90nm。8.在ALDAl?O?工藝中，采用TMA/H?O循環(huán)，生長速率0.1nm/cycle，若目標(biāo)厚度2nm，則循環(huán)次數(shù)A.10??B.15??C.20??D.25答案：C解析：2nm/0.1nm=20cycle，ALD飽和區(qū)速率恒定。9.當(dāng)FinFETfin高度從42nm縮小至30nm，保持Weff不變，則fin寬度應(yīng)A.減小15%??B.不變??C.增加15%??D.增加30%答案：C解析：Weff=2×H+W，原Weff=2×42+W?，新Weff=2×30+W?，令相等得W?=W?+24nm，若原W?=8nm，則需增加15nm，比例≈+15%。10.在BEOLMIM電容中，為提升單位面積電容而采用Al?O?/HfO?/Al?O?三明治結(jié)構(gòu)，其主要機(jī)理是A.高k疊加??B.界面陷阱降低??C.量子電容提升??D.鐵電效應(yīng)答案：A解析：兩層Al?O?抑制HfO?晶化，保持高k值，同時(shí)降低漏電流。11.采用“低溫Cu回流”技術(shù)填充30nm×60nm溝槽，回流溫度通常選擇A.100°C??B.200°C??C.300°C??D.400°C答案：B解析：200°C下Cu表面擴(kuò)散長度足夠，且低于介電層分解溫度。12.在EUV掩膜版中，為抑制3D掩膜效應(yīng)而引入的“衰減型PSM”其相移層材料為A.TaBN??B.MoSi??C.Cr??D.SiO?答案：A解析：TaBN提供180°相移且吸收適中，MoSi用于KrF，Cr為二元掩膜。13.當(dāng)柵極側(cè)墻由Si?N?改為SiON后，器件熱預(yù)算降低，主要因?yàn)锳.應(yīng)力釋放??B.氧擴(kuò)散抑制??C.介電常數(shù)降低??D.界面態(tài)減少答案：B解析：SiON中氧阻斷B/P擴(kuò)散，降低SDE擴(kuò)散，減少熱預(yù)算。14.在3DNAND中，通過“狹縫刻蝕+鎢填充”形成字線，若鎢沉積后產(chǎn)生“接縫”缺陷，最可能原因是A.WF?分壓過高??B.H?流量不足??C.溫度過低??D.成核層過厚答案：B解析：H?不足導(dǎo)致還原不完全，沉積速率差異形成接縫。15.采用“應(yīng)力近鄰”技術(shù)（StressProximityTechnique）時(shí)，在S/D區(qū)域外沉積Si?N?張應(yīng)力層，其厚度臨界值A(chǔ).20nm??B.40nm??C.60nm??D.80nm答案：C解析：>60nm應(yīng)力飽和且增加寄生電容，<60nm應(yīng)力不足。16.在Cu化學(xué)機(jī)械拋光中，為抑制“碟形坑”而添加的絡(luò)合劑常用A.BTA??B.Glycine??C.Citricacid??D.H?O?答案：B解析：Glycine與Cu2?絡(luò)合，降低溶解速率，提高均勻性；BTA為緩蝕劑。17.當(dāng)FinFETfin角度偏離90°至88°，則有效溝道寬度變化A.?0.3%??B.?0.7%??C.?1.0%??D.?1.4%答案：D解析：Weff∝1/sinθ，sin88°=0.99939，變化?0.61%，但考慮底部footing，總?1.4%。18.在Ebeam光刻中，采用50kV加速電壓，則電子在PMMA中的“前向散射”范圍約A.2nm??B.8nm??C.20nm??D.50nm答案：B解析：蒙特卡洛模擬得50kV前向散射≈8nm，背散射>10μm。19.采用“自對準(zhǔn)接觸”（SAC）技術(shù)時(shí)，接觸刻蝕選擇比（SiO?:Si?N?）需大于A.5:1??B.10:1??C.20:1??D.40:1答案：C解析：SAC要求刻蝕SiO?停止在Si?N?蓋層，選擇比>20:1避免柵極短路。20.在GaNonSi功率器件中，為抑制“緩沖層漏電”而引入的“超結(jié)”結(jié)構(gòu)，其摻雜濃度設(shè)計(jì)A.1×101?cm?3??B.1×101?cm?3??C.1×101?cm?3??D.1×101?cm?3答案：C解析：1×101?cm?3可形成耗盡區(qū)，阻斷垂直漏電，過高導(dǎo)致?lián)舸┫陆怠?1.當(dāng)器件工作電壓0.7V，熱電壓26mV，則亞閾斜率理論最小值A(chǔ).60mV/dec??B.70mV/dec??C.80mV/dec??D.90mV/dec答案：A解析：理想因子n=1時(shí)，SS=60mV/dec@300K。22.在Cu互連中，采用“氣隙”低k技術(shù)，若氣隙占比50%，則有效k值A(chǔ).1.5??B.1.9??C.2.2??D.2.5答案：B解析：k_eff=0.5×1+0.5×3.0=2.0，考慮邊緣場修正≈1.9。23.采用“激光尖峰退火”（LSA）激活摻雜，其升溫速率典型A.103°C/s??B.10?°C/s??C.10?°C/s??D.10?°C/s答案：C解析：LSA升溫速率≈2×10?°C/s，實(shí)現(xiàn)超淺結(jié)。24.在3nmGAA中，若納米片寬度變化±1nm，則Ion變化A.±2%??B.±5%??C.±8%??D.±12%答案：B解析：Ion∝Weff，Weff變化±4%，因量子限制，總±5%。25.當(dāng)FinFETfin間距由30nm縮小至24nm，則柵極寄生電容增加A.15%??B.25%??C.35%??D.45%答案：C解析：邊緣電容∝1/間距，30/24=1.25，考慮fringe共增35%。26.在BEOL中，采用“自組裝分子”（SAM）修復(fù)低k損傷，SAM分子長度通常A.1nm??B.2nm??C.3nm??D.4nm答案：B解析：C18硅烷鏈長≈2nm，可覆蓋孔隙。27.在EUV光刻中，隨機(jī)缺陷“局部臨界尺寸誤差”（LocalCDU）主要來源A.光子散粒噪聲??B.酸擴(kuò)散??C.顯影液濃度??D.掩膜粗糙度答案：A解析：EUV光子能量高、劑量低，散粒噪聲顯著。28.采用“負(fù)電容”FET（NCFET）時(shí)，鐵電層厚度設(shè)計(jì)A.1nm??B.3nm??C.5nm??D.10nm答案：C解析：5nmHfZrO可實(shí)現(xiàn)負(fù)電容，過厚導(dǎo)致滯回。29.在Cu填充中，若溝槽深寬比6:1，則電鍍添加劑“加速劑”濃度需A.降低10%??B.不變??C.增加50%??D.增加200%答案：D解析：高寬比需高加速劑抑制超填充缺陷。30.當(dāng)器件經(jīng)TDDB測試，電場5MV/cm，壽命1×10?s，若電場降至4MV/cm，則壽命（E模型）A.2×10?s??B.5×10?s??C.1×10?s??D.2×10?s答案：C解析：E模型τ∝exp(?γE)，γ≈1.5cm/MV，exp(1.5)=4.48，≈1×10?s。二、多選題（每題2分，共20分）31.以下哪些技術(shù)可有效抑制FinFET的“寬度粗糙度”（WWR）A.低溫H?退火??B.臭氧氧化平滑??C.高劑量H注入??D.犧牲SiGe回流??E.熱氧化+HF剝除答案：A、B、E解析：低溫H?退火可修復(fù)表面懸掛鍵；臭氧氧化平滑側(cè)壁；熱氧化+HF剝除去除損傷層。H注入非平滑，SiGe回流用于pFET應(yīng)力。32.在EUV光刻中，導(dǎo)致“隨機(jī)橋接”缺陷的因素A.酸擴(kuò)散長??B.光子劑量不足??C.顯影時(shí)間過短??D.掩膜黑缺陷??E.抗蝕劑厚度波動(dòng)答案：B、C、E解析：劑量不足與厚度波動(dòng)導(dǎo)致線缺失后橋接；酸擴(kuò)散長導(dǎo)致線寬縮小，非橋接；黑缺陷導(dǎo)致斷線。33.以下哪些屬于“后道兼容”非易失存儲器A.RRAM??B.MRAM??C.FeRAM??D.PCM??E.SRAM答案：A、B、D解析：RRAM、MRAM、PCM可在BEOL<400°C集成；FeRAM需高介電層，SRAM為易失。34.在Cu化學(xué)機(jī)械拋光中，影響“蝶形坑”深度的參數(shù)A.下壓力??B.拋光墊硬度??C.漿料pH??D.絡(luò)合劑濃度??E.轉(zhuǎn)速答案：A、B、C、D、E解析：所有參數(shù)均影響機(jī)械與化學(xué)平衡。35.采用“應(yīng)力記憶”技術(shù)時(shí)，以下哪些步驟會釋放應(yīng)力A.高溫SPER??B.激光退火??C.Si?N?剝除??D.硅化物退火??E.接觸刻蝕答案：A、C解析：SPER溫度>700°C釋放應(yīng)力；剝除Si?N?直接釋放；激光退火時(shí)間短，硅化物與接觸刻蝕影響小。36.在3DNAND中，導(dǎo)致“字線翹曲”的原因A.鎢沉積應(yīng)力??B.層間SiO?收縮??C.狹縫深度不均??D.高溫退火??E.溝道孔傾斜答案：A、B、D解析：鎢高應(yīng)力與SiO?收縮導(dǎo)致翹曲；狹縫深度與孔傾斜影響局部，非整體翹曲。37.以下哪些方法可降低FinFET柵極漏電A.高k后沉積N?等離子體??B.柵氧氮化??C.減薄EOT??D.界面層scavenging??E.低溫退火答案：A、B、E解析：N?等離子體鈍化缺陷；柵氧氮化抑制擴(kuò)散；減薄EOT與scavenging反而增加漏電；低溫退火減少缺陷。38.在GaNHEMT中，導(dǎo)致“電流崩塌”的陷阱來源A.表面態(tài)??B.緩沖層碳雜質(zhì)??C.柵極腳損傷??D.源極歐姆接觸??E.鈍化層SiN應(yīng)力答案：A、B、C解析：表面態(tài)與碳雜質(zhì)捕獲電子；柵極腳損傷引入缺陷；源極歐姆與SiN應(yīng)力影響小。39.以下哪些屬于“自對準(zhǔn)”工藝A.SALICIDE??B.SADP??C.SAC??D.GAA納米片釋放??E.Cu雙大馬士革答案：A、B、C解析：SALICIDE、SADP、SAC均為自對準(zhǔn)；GAA釋放與Cu雙大馬士革需額外光刻。40.在EUV光刻中，采用“光照裁剪”（IlluminationShaping）可抑制A.光罩3D效應(yīng)??B.隨機(jī)缺陷??C.鏡像偏差??D.焦深下降??E.線寬粗糙度答案：A、C、D解析：偶極照明抑制3D效應(yīng)與鏡像偏差，提升焦深；隨機(jī)缺陷與LWR主要受劑量與抗蝕劑影響。三、計(jì)算題（每題10分，共30分）41.某14nmFinFET，fin高度H=42nm，fin寬度W=8nm，柵極長度Lg=20nm，fin間距P=30nm，求單位寬度（μm）有效溝道寬度Weff，并計(jì)算當(dāng)Ion=950μA/μm時(shí)，單位fin電流Ifin。若將fin間距縮小至24nm，保持H、W不變，求新Weff及Ion（假設(shè)Ion∝Weff）。答案：原Weff=2H+W=2×42+8=92nm/fin；每μmfin數(shù)N=1000/30≈33.3；Weff_perμm=92×33.3=3064nm=3.064μm；Ifin=Ion/N=950/33.3≈28.5μA/fin；新N=1000/24≈41.7；新Weff_perμm=92×41.7=3836nm=3.836μm；新Ion=950×(3.836/3.064)≈1188μA/μm。解析：Weff計(jì)算需考慮fin數(shù)量與幾何，縮小間距提升Weff與驅(qū)動(dòng)電流，但寄生電容亦增。42.在Cu雙大馬士革中，溝槽深0.18μm，寬30nm，采用電鍍填充，電流密度J=5mA/cm2，Cu2?擴(kuò)散系數(shù)D=5×10??cm2/s，表面濃度C?=0.5mol/L，求特征填充時(shí)間τ（假設(shè)τ≈L2/DC?），并判斷是否出現(xiàn)空洞（若τ>100s需加添加劑）。答案：L=0.18×10??cm，DC?=5×10??×0.5=2.5×10??；τ=L2/DC?=(0.18×10??)2/(2.5×10??)=1.3×10?3s；τ?100s，理論上無空洞，但實(shí)際高寬比6:1需添加劑控制形貌。解析：模型僅估算擴(kuò)散限制，實(shí)際需考慮抑制劑/加速劑動(dòng)力學(xué)。43.某3DNAND96層，字線節(jié)距40nm，鎢電阻率ρ=8μΩ·cm，字線長2μm，寬20nm，厚80nm，求單字線電阻R，并計(jì)算當(dāng)位線電流10μA時(shí)，IR壓降；若將鎢替換為Co（ρ=6μΩ·cm），求新壓降。答案：R=ρL/A=8×10??×2×10??/(20×10??×80×10??)=8×10??×2×10??/1.6×10?1?=100Ω；IR=10×10??×100=1mV；Co：R=6/8×100=75Ω，IR=0.75mV。解析：IR壓降需<5mV保證讀窗，替換Co可降25%。四、綜合設(shè)計(jì)題（20分）44.設(shè)計(jì)一個(gè)3nmGAA（GateAllAround）納米片nFET關(guān)鍵工藝序列，要求：(1)納米片厚度5nm，片間間距8nm，共3片；(2)Innerspacer工藝實(shí)現(xiàn)低寄生電容；(3)源漏外延Si:P應(yīng)力提升；(4)高k金屬柵EOT=0.9nm