CMOS

數(shù)字集成電路原理與分析第一章

集成電路概論1

半導(dǎo)體集成電路的基本概念2

集成電路的分類3

數(shù)字集成電路基礎(chǔ)4數(shù)字集成電路的發(fā)展與應(yīng)用第一章集成電路概述國內(nèi)相關(guān)產(chǎn)業(yè)現(xiàn)狀6

課程學(xué)習(xí)內(nèi)容5集成電路的定義要點(diǎn)內(nèi)容

集成電路的貢獻(xiàn)要點(diǎn)內(nèi)容

集成電路從哪里來

要點(diǎn)內(nèi)容

集成電路關(guān)鍵知識(shí)點(diǎn)相關(guān)基本概念1.1半導(dǎo)體集成電路的基本概念第一章集成電路概述1.1半導(dǎo)體集成電路的基本概念第一章集成電路概述BYes

or

No判斷依據(jù)是什么?Yes

or

NoYes

or

No集成電路的定義CA1.1半導(dǎo)體集成電路的基本概念將電子元器件按照一定的要

求連接起來，完成一定的功能將所有元器件和連線做在同

一個(gè)基板上，組成系統(tǒng)第一章集成電路概述集成電路的定義1.1半導(dǎo)體集成電路的基本概念

集成電路的定義Integrated

Circuit,縮寫IC通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻。電容等無源器件，按照一定的電路互連，“集成”在同一塊半導(dǎo)體單晶片(

如硅或砷化鎵)上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能裸片

引線

封裝系統(tǒng)第一章集成電路概述分立元件錫點(diǎn)焊接同一系統(tǒng)中器件參數(shù)誤差不同器件匹配性差虛焊、焊點(diǎn)空洞單器件物理尺寸大(毫米級(jí))

焊點(diǎn)物理尺寸減小有限(毫米級(jí))體積大、集成度低、可靠性低、功耗高、成本高電子設(shè)備的微型化發(fā)展受限1.1半導(dǎo)體集成電路的基本概念分立元器件構(gòu)成的電路系統(tǒng)第一章集成電路概述集成電路的貢獻(xiàn)1.1半導(dǎo)體集成電路的基本概念

集成電路的貢獻(xiàn)半導(dǎo)體集成電路在同一塊半導(dǎo)體材料上，采用相同的制備工藝，制做電路中所有晶體管、電阻、電容等器件，通過通孔和金

屬布線實(shí)現(xiàn)器件連接，再經(jīng)過封裝將信號(hào)引出。復(fù)雜系統(tǒng)的單片集成成為可能體積小、集成度高、可靠性高、功耗低、成本低極板一下層極板一上層SiO?場區(qū)氧化同一系統(tǒng)中器件制備工藝相同匹配性好器件尺度不斷縮小(微、納米級(jí))第一章集成電路概述多層連線(3-20余層)通孔(微、納米級(jí))金屬線極板二1.1半導(dǎo)體集成電路的基本概念集成電路的貢獻(xiàn)IC無處不在，徹底滲入并改變了人類生活方式交通運(yùn)輸家用電器航空航天艦艇火箭現(xiàn)代信息技術(shù)發(fā)展的基石持續(xù)革新不斷拓展著人類的技術(shù)邊界第一章集成電路概述※沒有沙子就沒有家用電腦

,手機(jī)，高清電視，程控

交換機(jī)，移動(dòng)通訊，沒有現(xiàn)代電子工業(yè)?！匙右欢趸?SiO2)※硅占整個(gè)地球總重量(質(zhì)

量

)的

2

5

%,僅次于氧。純凈的二氧化硅叫石英

,水晶是一種無色透明的

大型石英結(jié)晶體礦物。當(dāng)

二氧化硅結(jié)晶完美時(shí)就是水晶。水晶項(xiàng)鏈或手鏈。

1.1半導(dǎo)體集成電路的基本概念

集成電路從哪兒來第一章集成電路概述※

英特爾一位技術(shù)總裁曾

說：英特爾的芯片僅用兩種原料：沙子和腦子?！鶈T工有了富于創(chuàng)造力的

“腦子”,才能讓普通

的“沙子”為用戶創(chuàng)造

出獨(dú)特的價(jià)值。1.1半導(dǎo)體集成電路的基本概念

集成電路從哪兒來第一章集成電路概述1.1半導(dǎo)體集成電路的基本概念

集成電路從哪兒來第一章集成電路概述從沙子到CPU1.1半導(dǎo)體集成電路的基本概念

集成電路關(guān)鍵知識(shí)點(diǎn)構(gòu)成電路的所有元器件是在同一塊半導(dǎo)體材料上制作的采用什么器算法

實(shí)現(xiàn)什么功能?電路用何種電路?件結(jié)構(gòu)?器件材料器件結(jié)構(gòu)在材料上如何實(shí)現(xiàn)?工藝如何驗(yàn)證芯片功能?

測試

集成仿真設(shè)計(jì)何種材料能夠?qū)崿F(xiàn)不同的器件?如何保證電路功能的正確性?如何將電路轉(zhuǎn)化到半導(dǎo)體材料上?1.1半導(dǎo)體集成電路的基本概念集成電路技術(shù)關(guān)聯(lián)半導(dǎo)體材料結(jié)構(gòu)特性半導(dǎo)體

半導(dǎo)體材料物理特性

半導(dǎo)體器件結(jié)構(gòu)

半導(dǎo)體材料化學(xué)特性半導(dǎo)體器件制作工藝半導(dǎo)體器件隔離技術(shù)集

成互連技術(shù)封裝技術(shù)數(shù)學(xué)、物理算法電路系統(tǒng)概念電

路電路設(shè)計(jì)技術(shù)電路測試與可靠性集成電路關(guān)鍵知識(shí)點(diǎn)半導(dǎo)體集成電路在同一個(gè)半導(dǎo)體材料上制作各種器件將各種器件互連構(gòu)成系統(tǒng)，執(zhí)行相關(guān)運(yùn)算第一章集成電路概述1.

芯片形狀尺寸形

狀：

一般為正方形或矩形diesize

:

幾平方毫米到幾百平方毫米。1.1半導(dǎo)體集成電路的基本概念第一章集成電路概述相關(guān)基本概念芯片(die)封裝后1.1半導(dǎo)體集成電路的基本概念2.

晶圓尺寸晶圓尺寸(Wafer

Size)晶圓尺寸增大

芯片產(chǎn)能提升+固定成本分?jǐn)?/p>

單芯片成本降低支撐先進(jìn)制程商業(yè)化+適配大規(guī)模量產(chǎn)推動(dòng)芯片性能迭代與應(yīng)用普及12英寸產(chǎn)線相比傳統(tǒng)的8英寸產(chǎn)線，單晶

圓有效芯片產(chǎn)出量提升了2.5倍，單位晶體

管成本下降40%相關(guān)基本概念4英寸、6英寸、8英寸、12英寸第一章集成電路概述特征尺寸的微縮遵循摩爾定律，其驅(qū)動(dòng)著晶體管密度指數(shù)增長(從28nm

到5nm

工藝，密度提升了10倍)

,工作電壓降至0.7V

以下，動(dòng)態(tài)功耗下降兩個(gè)數(shù)量級(jí)；寄生電容的減少使開關(guān)速度提升了3倍以上。當(dāng)前

的主流工藝節(jié)點(diǎn)已進(jìn)入5

nm時(shí)代，臺(tái)積電3

nm工藝采用GAAFET

晶體管結(jié)構(gòu)。反映了集成電路版圖圖形的精細(xì)程度，特征尺寸的減少主要取決于光刻技術(shù)的改進(jìn)(光刻最小特征尺寸與曝光所用波長)。1.1半導(dǎo)體集成電路的基本概念

相關(guān)基本概念集成電路器件中最細(xì)線條的寬度，對(duì)MOS

器件常指柵極所決定的溝道幾何長度，是一條工藝線中能加工的最小尺寸。第

一章集成電路概述3.特征尺寸4.

集成度

集成度是表征芯片功能復(fù)雜度的關(guān)鍵指標(biāo)，以晶體管數(shù)量為量化標(biāo)準(zhǔn)。In

tel4004世界第一塊器時(shí)

間

2017年

2021年

2022年

2023年2025年第一章集成電路概述1.1半導(dǎo)體集成電路的基本概念工藝晶體管10μm2250個(gè)19711.5μm134.000個(gè)19821-0.8μm120萬個(gè)19890.6-0.35μm550萬個(gè)199565nm1

.51億個(gè)

200622nm18

.6億個(gè)

2013工藝

三星10nm

FinFET

晶體管數(shù)量

30億個(gè)>19651970197519801985199019952000200520102015臺(tái)積電4nmN4P2080億個(gè)臺(tái)

積

電

4nm

N4153億個(gè)臺(tái)

積

電

4nm

N?800億個(gè)相關(guān)基本概念A(yù)MD

5nm

工

藝

1530億個(gè)英偉達(dá)

H100

GPU聯(lián)發(fā)科天璣900AMD

MI300x

Blackwell

B200GPU高通驍龍835CPU型號(hào)發(fā)布時(shí)間工藝工作頻率功耗酷睿i7-6700K2015年14nm基頻4G睿頻4.2GHz91W酷睿i7-7700K2017年14nm基頻4.2G睿頻4.5GHz91W酷睿i7-1165G72020年10nm基頻2.8G睿頻4.7GHz28W酷睿i5-12600K2022年10nm基頻2.8G睿頻4.9GHz65W酷睿Ultra

7265F2024年3nm基頻2.4G睿頻5.2GHz65W酷睿i9-14900KS2024年10nm基頻3.6G睿頻6.2GHz150W1202000

3600100103Clock

Rate20075.36610025Power29.1204.9

10.13.305.

工作頻率

半導(dǎo)體集成電路的工作頻率反映了晶體管開關(guān)速率的動(dòng)態(tài)性能指標(biāo)，直接決定了芯片的運(yùn)算

速度。提升工作頻率可顯著增強(qiáng)系統(tǒng)的實(shí)時(shí)處理能力，如英特爾14代酷睿處理器的6.2GHz高頻運(yùn)算使指令周期縮短至160ps,

單位時(shí)間處理指令數(shù)提升4個(gè)數(shù)量級(jí)，這直接提高了計(jì)算

密集型任務(wù)的實(shí)時(shí)處理能力。1.1半導(dǎo)體集成電路的基本概念第一章集成電路概述相關(guān)基本概念Pro(1997(Pentium

4WillametteClockRate(MHz(Pentium

4Prescott804861989(12.5

10Kentsfield806040Power

Wats)Core

2(1982)(1985)(1993)(2001)(2004)(2007(8028680386PentiumPentium10000-1000-1626674.195模擬數(shù)字超大規(guī)模雙極匆MOS全定制1.按電路處理信號(hào)的方式分類2.按器件的類型或?qū)崿F(xiàn)工藝分類3.按電路規(guī)模分類4.按結(jié)構(gòu)形式和實(shí)現(xiàn)方法分類5.按電路用途分類6.按設(shè)計(jì)方法分類1.2集成電路的分類第一章集成電路概述數(shù)?；旌霞呻娐份斎肱c輸出量為連續(xù)變化的模擬量模擬集成電路輸入與輸出量均為二進(jìn)制的數(shù)字，不是高電平，既是低電平，在數(shù)字電路中表現(xiàn)為“0”,“1”。數(shù)字集成電路1.2集成電路的分類第一章集成電路概述1.

按電路處理信號(hào)的方式分類E

—

n+

n

·CB電子n空穴參與導(dǎo)電的載流子既有空穴又有電子，稱為雙級(jí)型BipolarJunctionTransistorBJT

型1.2集成電路的分類參與導(dǎo)電的載流子只有空穴或電子，稱為單級(jí)型MOSTransistorMOS型GpBi-CMOS2.

按器件的類型或?qū)崿F(xiàn)工藝分類G空穴nDn+Sp+Dp+3.按電路規(guī)模分類◆

小規(guī)模集成電路(SmallScaleIC,SSI)◆中規(guī)模集成電路(Medium

Scale

IC,MSI)◆

大規(guī)模集成電路(LargeScaleIC,LSI)◆

超大規(guī)模集成電路(VeryLargeScaleIC,VLSI)◆

特大規(guī)模集成電路(UltraLargeScaleIC,ULSI)◆

巨大規(guī)模集成電路(GiganticScaleIC,GSI

)1.2集成電路的分類第一章集成電路概述類別數(shù)字集成電路(等效門數(shù))模擬集成電路(晶體管數(shù)目)MOS集成電路雙極型集成電路發(fā)展階段SSI<1021001966年以前<30MSI102~103100～5001966

—

1969年30～100LSI103~105500～20001970

—

1977年100～300VLSI10?~107>20001978

—

1987年>300ULSI10?~10?一1988

—

1993年一GSI>10?一1994年以后一1.2集成電路的分類劃分集成電路規(guī)模的標(biāo)準(zhǔn)第一章集成電路概述4.

結(jié)構(gòu)形式和實(shí)現(xiàn)方法分類薄膜集成電路由金屬和金屬合金薄膜

以及半導(dǎo)體薄膜制成元

器件，布線連接構(gòu)成的

集成電路1.2集成電路的分類半導(dǎo)體集成電路半導(dǎo)體單晶為基片，將

構(gòu)成電路的各元器件制作于同一基片上，布線連接構(gòu)成的集成電路混合集成電路由半導(dǎo)體集成電路，膜集成電路和分離元件中至少兩種構(gòu)成的集成電路5.

按電路用途分類專用集成電路針對(duì)某一電路系統(tǒng)的要

求而專門設(shè)計(jì)制造的；具有特定電路功能，通常市場上買不到的ASIC例如：◆通信衛(wèi)星芯片◆圖像處理芯片◆微處理器間的接口芯片1.2集成電路的分類ASIC(Application

Specific

Integrated

Circuits)

GPIC(General-PurposeIntegrated

Circuit)通

用集成電路市場上能買到的具有

通用功能的集成電路GPIC例如：◆74系列4000◆Memory

芯片◆CPU芯片等1.2集成電路的分類6.

按設(shè)計(jì)方法分類全定制

(FullCustom)IC:硅片沒有經(jīng)過加工，其各掩膜層都要按特定電路的要求進(jìn)行專門設(shè)計(jì)半定制(Semi-Custom)IC:

全部邏輯單元是預(yù)先設(shè)計(jì)好的，可以從單元庫中調(diào)用所需單元來掩膜圖形(標(biāo)準(zhǔn)單元方法和門陣列),可使用相應(yīng)的EDA

軟件，自動(dòng)布局布線?？?/p>

編

程

(Programmable)IC:

全部邏輯單元都已預(yù)先制成，不需要任何掩膜，利用開發(fā)工具對(duì)器件進(jìn)行編程，以實(shí)現(xiàn)特定的邏輯功能.分為可編程邏輯器件和現(xiàn)場可編程邏輯器件如果A代表全定制設(shè)計(jì)，

B代表半定制設(shè)計(jì)，

C代表可編程設(shè)計(jì)請(qǐng)回答：1、三種設(shè)計(jì)方法中，哪一個(gè)設(shè)計(jì)出來的芯片性能最好?2、三種設(shè)計(jì)方法中，哪一種方法設(shè)計(jì)周期最短?3、三種設(shè)計(jì)方法中，哪一種方法設(shè)計(jì)方法能夠兼顧成本和性能?第一章集成電路概述一個(gè)閉合狀態(tài)為“0”的開關(guān)可以實(shí)現(xiàn)反相運(yùn)算；兩個(gè)閉合狀態(tài)為“1”的開關(guān)通

過不同連接方式可以實(shí)現(xiàn)與和或運(yùn)算?？梢酝茢?，利用更多的開關(guān)組合，就可以

實(shí)現(xiàn)更加復(fù)雜的邏輯運(yùn)算。1.3數(shù)字集成電路基礎(chǔ)電路如何實(shí)現(xiàn)?◆當(dāng)兩個(gè)開關(guān)串聯(lián)時(shí)，只有兩個(gè)開關(guān)同時(shí)閉合，燈才會(huì)亮。開關(guān)狀

態(tài)為“00,01,10”時(shí)，燈的狀

態(tài)為“0”,開關(guān)狀態(tài)為“11”

時(shí)，燈的狀態(tài)為“1”◆當(dāng)兩個(gè)開關(guān)并聯(lián)時(shí)，只要兩個(gè)開關(guān)有一個(gè)閉合，燈就會(huì)亮。開關(guān)

狀態(tài)為“01,10,11”時(shí)，燈的

狀態(tài)為“1”,開關(guān)狀態(tài)為兩個(gè)開關(guān)串聯(lián)，

可以實(shí)現(xiàn)與運(yùn)算兩個(gè)開關(guān)并聯(lián)，

可以實(shí)現(xiàn)或運(yùn)算◆當(dāng)開關(guān)閉合時(shí)，燈亮。開關(guān)關(guān)斷

時(shí)，燈滅。也就是開關(guān)狀態(tài)為“0”,燈的狀態(tài)為“1”,開關(guān)

狀態(tài)為“O”,

燈的狀態(tài)為“1”假設(shè)：開關(guān)閉合為狀態(tài)”0”,斷開”1”,燈亮為”1”,燈滅為”0”第一章集成電路概述VmVm2Vm000010100111VmLVm2Vou000011101111假設(shè)：開關(guān)閉合為狀態(tài)”1”,斷開”0”,燈亮為”1”,燈滅為”0”用一個(gè)開關(guān)可以

實(shí)現(xiàn)反相運(yùn)算1.3.1基于開關(guān)的基本數(shù)字邏輯門VmVo0110(a)一個(gè)開關(guān)控制燈的亮滅,燈的狀態(tài)為“0”(b)2輸入與門反相器的邏輯真值表或門的邏輯真值表與門的邏輯真值表(a)

反相器Vou=VmlVim?Vou=VmVm?Vou=Vm一

個(gè)閉合狀態(tài)為“0”的開關(guān)可以實(shí)現(xiàn)反相運(yùn)算；兩個(gè)閉合狀態(tài)為“1”的開關(guān)通過串聯(lián)和并聯(lián)兩種連接方式可以實(shí)現(xiàn)與和或運(yùn)算?？梢酝茢?，利用更多的開關(guān)組合，就可以實(shí)現(xiàn)更加復(fù)雜的邏輯運(yùn)算。數(shù)字集成電路的本質(zhì)，就是以可以用高低電平控制的開關(guān)為基本，通過開關(guān)組合實(shí)現(xiàn)以布爾代數(shù)為基本的邏輯運(yùn)算?！?”“0”1.3數(shù)字集成電路基礎(chǔ)nMOS晶體管

pMOS晶體管1.3.1

基于開關(guān)的基本數(shù)字邏輯門輸入/輸出設(shè)備

數(shù)據(jù)存儲(chǔ)器數(shù)據(jù)通路加法運(yùn)算

單元1.3數(shù)字集成電路基礎(chǔ)1.3.2

數(shù)字集成電路的功能控制電路時(shí)鐘尺寸：30.48米，寬6米，高2.4米，占地面積約170平方米；重量：30英噸耗電：耗電量150千瓦造價(jià)：48萬美元。速度：每秒5000次加法或400次乘法包含17,468個(gè)真空管(電子管)7,200個(gè)晶體二極管，1,500

個(gè)中轉(zhuǎn)，70,000個(gè)電阻器，10,000個(gè)電容器，1500個(gè)繼電器，6000多個(gè)開關(guān)平均無故障運(yùn)行時(shí)間：7min這樣的計(jì)算機(jī)能夠進(jìn)入辦公室、車間、連隊(duì)

和家庭?當(dāng)時(shí)有的科學(xué)家認(rèn)為全世界只要4

臺(tái)ENIAC世界普及1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.1

數(shù)字集成電路的發(fā)展ENIAC

-The

first

electronic

computer(1946)

美國賓夕法尼亞大學(xué)第一章集成電路概述GlassenvelopePlate

(anode)Plate

(anode)Filament

(cathode)

Filament

(cathode)1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.1

數(shù)字集成電路的發(fā)展第一章集成電路概述電子存儲(chǔ)器Glassenvelope1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.1

數(shù)字集成電路的發(fā)展肖克萊(1910

—

1989)獲得1956年Nobel物理獎(jiǎng)第一個(gè)晶體管(1947年12月23日)第一章集成電路概述巴丁(1908—1991)

布拉頓(1902-1987)貝爾實(shí)驗(yàn)室NPN

Ge晶體管現(xiàn)代電子工業(yè)的基礎(chǔ)1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.1

數(shù)字集成電路的發(fā)展杰克·

基爾比(1923

-

2005)獲得2000年Nobel物理獎(jiǎng)第一章集成電路概述第一個(gè)集成電路1958年9月TI公司1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.1

數(shù)字集成電路的發(fā)展平面集成電路的發(fā)明羅伯特

·諾伊斯在單片硅上成功研制了第一個(gè)基于掩膜照相技術(shù)的平面工藝集成電路。USPatent:2,981,877(1959.7)

羅伯特·諾伊斯(1927-1990)第一章集成電路概述◆1947年，

巴丁、肖克來、布拉頓，NPN

Ge晶體管現(xiàn)代電子工業(yè)的基礎(chǔ)◆1958年，

杰克

·基爾比，在Ge

晶片上集成12個(gè)晶體管，開創(chuàng)了世界微電子學(xué)的歷史◆1959年，仙童公司，平面工藝，集成電路概念得以實(shí)現(xiàn)了，推進(jìn)微電子發(fā)展◆1962年，弗蘭克.威納爾斯和C.T.Sah

,CMOS

技術(shù)，現(xiàn)在集成電路產(chǎn)業(yè)中占98以上%

◆1967年，Kahng、S.Sze,

非揮發(fā)存儲(chǔ)器現(xiàn)在半導(dǎo)體存儲(chǔ)技術(shù)的核心◆1968年，Dennard,DRAM

(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)◆1971年，

Intel公司，微處理器-計(jì)算機(jī)的心臟，推進(jìn)PC

平民化、普及化1

.4數(shù)字集成電路的發(fā)展與應(yīng)用70年代初，微電子技術(shù)開啟高速發(fā)展模式微電子發(fā)展史上的幾個(gè)里程碑第一章集成電路概述1.4.1

數(shù)字集成電路的發(fā)展初始版本(1965年):集成電路

上可容納的晶體管數(shù)量，每12個(gè)

月將翻一番；Garden

Moore

修正版本(1975年):摩爾根據(jù)技術(shù)演進(jìn)速度調(diào)整為每24個(gè)月翻

一番(后續(xù)行業(yè)普遍簡化為“每18-24個(gè)月翻一番”);延伸推論：晶體管集成度翻倍的

同時(shí)，單位晶體管成本降低約50%,芯片性能(如運(yùn)算速度)

提升約一倍，且功耗密度(單位

面積功耗)保持相對(duì)穩(wěn)定。1.4數(shù)字集成電路的發(fā)展與應(yīng)用本質(zhì)是半導(dǎo)體工藝進(jìn)步與規(guī)模效應(yīng)的協(xié)同作用ElectronicS(1965.4.19)第一章集成電路概述摩爾定律1.4.1

數(shù)字集成電路的發(fā)展INTEGRATEDFUNCTION1972197319741975196219631964COMPONETSPERTHENUMBEROF1959196019661967196919707oG,OF196119711.4數(shù)字集成電路的發(fā)展與應(yīng)用IC工藝節(jié)點(diǎn)的發(fā)展第一章集成電路概述1.4.1

數(shù)字集成電路的發(fā)展1.4數(shù)字集成電路的發(fā)展與應(yīng)用1.4.1

數(shù)字集成電路的發(fā)展1971

200620119651970197519800tntel

騰

intel17-98oxmm2/晶體管(相對(duì)刻度)二1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.1

數(shù)字集成電路的發(fā)展第一章集成電路概述美元/晶體管(相對(duì)刻度)美元/mm2(相對(duì)刻度)90nm65nm45nm32nm22nm90nm65nm45nm32nm22nm32nm22nm14nm10nm90nm65nm45nm

m10n14nm

m10n14nm130nm130nm130nm7nm7nm7nm未來方案可能隨時(shí)更改廣泛的研究，讓摩爾定律繼續(xù)向前1.4數(shù)字集成電路的發(fā)展與應(yīng)用科技推動(dòng)創(chuàng)新45

nm

32

nm22

nm

14nm

10

nm5nm3nm高k

金屬棚極投產(chǎn)中

前沿技術(shù)第一章集成電路概述材料合成EUV圖案成形IⅢ-V晶體管2D

材料1.4.1

數(shù)字集成電路的發(fā)展納米線品體管傳感器，無源器件人生

物

芯

片與人和環(huán)境互動(dòng)非數(shù)字內(nèi)容的系統(tǒng)級(jí)封裝(SIP)65nm信息處理45nm合在：更系統(tǒng)級(jí)封裝

(SOC)22nm超

越CMOS

器

件1.4數(shù)字集成電路的發(fā)展與應(yīng)用1.4.1

數(shù)字集成電路的發(fā)展超越摩爾定律多核結(jié)構(gòu)等不單純追求尺寸縮小的"等效縮小”兩個(gè)方面，其發(fā)展總體目標(biāo)都是為了使Moore

定律得以繼續(xù)。而"MorethanMoore”則是追求集成系統(tǒng)的多樣性，其總

體目標(biāo)是將更多的數(shù)字和非數(shù)字功能模塊集成到系統(tǒng)中。展其中"More

Moore"即為繼續(xù)按照進(jìn)一步縮小的方向發(fā)展，該發(fā)展方向包括在空間尺度上繼續(xù)縮小、并提高集成度的"幾何縮小"和3維集成伴隨著

CMOS集成電路特征尺寸越來越小，并逐漸逼近物理極限，未來集成電路技術(shù)的發(fā)展將沿著按比例縮小(More

Moore)和功能的多樣化(MorethanMoore)的兩個(gè)方向發(fā)第一章集成電路概述摩爾定律及更多傳統(tǒng)的OTRC

模

型按比例縮小(延續(xù)摩爾定律)功能多樣化(超越麻爾定律)基礎(chǔ)CMOS器件:CPU，存儲(chǔ)器，邏輯電路130m

90nm數(shù)字內(nèi)容模擬/RF(2.汽車電子領(lǐng)域處理器、控制、傳感器、圖像處理、通信模塊、智能感知等芯片1.智能手機(jī)和移動(dòng)設(shè)備處理器、存儲(chǔ)器、人臉識(shí)別、圖像處理、通信、顯示驅(qū)動(dòng)等芯片8.人工智能TPU、NPU、

光子芯片等數(shù)字集成電路的應(yīng)用領(lǐng)域7.物聯(lián)網(wǎng)信號(hào)采集、處理器、數(shù)據(jù)傳輸、通信模塊、等芯片1.4.2數(shù)字集成電路的應(yīng)用3.通信設(shè)備處理器、信號(hào)處理、數(shù)據(jù)傳輸、通信模塊、射頻前端等芯片4.消費(fèi)電子處理器、信號(hào)處理、數(shù)據(jù)

傳輸、通信模塊、射頻前

端、圖像處理、傳感器等

芯

片5.航空航天抗輻射處理器、控制、探

測器、無線數(shù)據(jù)傳輸、傳

感器等芯片6.工業(yè)自動(dòng)化處理器、信號(hào)處理、數(shù)據(jù)傳輸、、機(jī)械控制、傳感器等芯片1.4數(shù)字集成電路的發(fā)展與應(yīng)用第一章集成電路概述1.4數(shù)字集成電路的發(fā)展與應(yīng)用

1.4.2數(shù)字集成電路的應(yīng)用10T1T

loT1Person→

Many

Devices1k195019601970

19801990

20202030應(yīng)用前景巨大!PC1Person→

1DeviceMainframesMany

People→

1Device第一章集成電路概述AIManyPeople→

MoreDevice1G1MInstalledBase40%

數(shù)據(jù)來源：WSTS,2024

為預(yù)測值35%30%25%20%15%10%5%0%6000500030.0%400020.0%300010.0%2018212000-10.0%20.0%2020年

2025年E68.5%各區(qū)域AI算力占比

2025年8月35814.5%9.4%6.1%1.2%美國一

Americas

Europe2009年市場規(guī)模全球第一，2024年美國反超人工智能相關(guān)芯片已經(jīng)成為集成電路的重要市場1.5國內(nèi)相關(guān)產(chǎn)業(yè)現(xiàn)狀產(chǎn)業(yè)整體規(guī)模與全球地位第一章集成電路概述2019-2025年我國集成電路產(chǎn)量及同比增速變化情況2003-2024年全球主要區(qū)域半導(dǎo)體市場規(guī)模變化產(chǎn)量持續(xù)增長，速度放緩其他歐盟中

國日

本0.0%1.5國內(nèi)相關(guān)產(chǎn)業(yè)現(xiàn)狀我國半導(dǎo)體芯片的發(fā)展與現(xiàn)實(shí)差距設(shè)備廠商：中微半導(dǎo)體設(shè)備類型：等離子體刻蝕機(jī)產(chǎn)業(yè)鏈客戶：TSMC、SMIC等最小加工能力：5nm節(jié)點(diǎn)設(shè)計(jì)廠商：海思半導(dǎo)體制造工藝：7nm面積：縮小36%晶體管數(shù)：103億首款集成5G

SoC芯片成效明顯、堅(jiān)定自信、任重道遠(yuǎn)架構(gòu)：Xtacking⑧層數(shù)：64層/232層廠商：長江存儲(chǔ)商業(yè)化3D

NAND技術(shù)第一章集成電路概述12nm

FinFET量產(chǎn)制造技術(shù)232層3D集成NAND技術(shù)國產(chǎn)刻蝕機(jī)、注入機(jī)制造工藝：中芯國際12nm

FinFET5G

SoC芯片Xtacking?集成電路概述MOS晶體管CMOS

集成電路制造工藝集成電路互連線CMOS

反相器及基本邏輯門CMOS

邏輯功能部件時(shí)序邏輯電路半導(dǎo)體存儲(chǔ)器CMOS

集成電路輸入/輸出電路及封裝1.6課程學(xué)習(xí)內(nèi)容第一章集成電路概述下一章節(jié)知識(shí)導(dǎo)圖SOI

MOS晶體管應(yīng)變硅MOS晶體管FinFET

MOS晶體管MOS

結(jié)構(gòu)電容MOS

溝道電容源漏PN結(jié)結(jié)電容電場對(duì)半導(dǎo)體的作用N

型、P型半導(dǎo)體PN結(jié)MOS電容結(jié)構(gòu)MOS晶體管結(jié)構(gòu)MOS

晶體管基本原理MOS

晶體管電學(xué)特性先修知識(shí)點(diǎn)

拓展知識(shí)點(diǎn)MOS

晶體管基礎(chǔ)知識(shí)點(diǎn)

進(jìn)階知識(shí)點(diǎn)小尺寸MOS晶體管小尺寸效應(yīng)亞閾值特性MOS晶體管電容復(fù)習(xí)先修知識(shí)點(diǎn)，預(yù)習(xí)基礎(chǔ)知識(shí)點(diǎn)閾值電壓工作區(qū)域電流方程CMOS

數(shù)字集成電路原理與分析第二章

MOS晶體管第一章內(nèi)容概述pMOSnMOS按器件類型分

CMOS按集成度分按信號(hào)類型分晶圓尺寸：6英寸、8英寸、

12英寸(主流)特征尺寸：14nm

、7nm、5nm

、3nm集成度：

2000多億個(gè)晶體管工作頻率：3-4G,6.2G電源電壓：0.8-1V集成電路分類雙極型集成電路BiCMOS

集成電路MOS

集成電路SSI(100

以下個(gè)等效門)MSI(<103個(gè)等效門)LSI(<104

個(gè)等效門)VLSI(>10?

個(gè)以上等效門)

模擬集成電路數(shù)模混合集成電路數(shù)字集成電路3個(gè)開關(guān)(3個(gè)控制信號(hào))與人和環(huán)境互動(dòng)信息處理數(shù)字內(nèi)容超

越CMOS器

件N個(gè)開關(guān)(N

個(gè)控制信號(hào))隨著開關(guān)數(shù)的增加

可控制的狀態(tài)會(huì)增多可實(shí)現(xiàn)任意復(fù)雜邏輯運(yùn)算基本開關(guān)器件：

MOS

晶體管所有的器件是在同一個(gè)半導(dǎo)體集成度不斷提高

可靠性提高成本降低集成電路的定義只要1個(gè)開，燈亮

2個(gè)都開，燈亮或邏輯

與邏輯功能多樣化(超越麻爾定律)

橫擬/RF匱律器件可以不斷縮小相關(guān)基本概念數(shù)字電路基礎(chǔ)2個(gè)開關(guān)(2個(gè)控制信號(hào))1個(gè)開關(guān)(1個(gè)控制信號(hào))小

e摩爾定律及更多傳統(tǒng)的

OTRC模

型控制燈亮與滅√√

√先或再與或邏輯與邏輯√要點(diǎn)內(nèi)容

MOS

晶體管的結(jié)構(gòu)與工作原理要點(diǎn)內(nèi)容

MOS

晶體管的電學(xué)特性要點(diǎn)內(nèi)容

MOS

晶體管的小尺寸效應(yīng)要點(diǎn)內(nèi)容MOS晶體管的亞閾值特性要點(diǎn)內(nèi)容

MOS晶體管的電容小尺寸MOS晶體管第2章

MOS

晶體管2.1MOS晶體管的結(jié)構(gòu)與工作原理

MOS晶體管的結(jié)構(gòu)Metal-Oxide-Semiconductor

Field-EffectTransistorMOSFET(Metal-Oxide-Semiconductor

Field-Effect

Transistor)MOS

場效應(yīng)晶體管，簡稱MOS

晶體管第二章

MOS晶體管電

場(E)金屬(

M,良導(dǎo)體)氧化物(

O,絕緣體)半導(dǎo)體(

S,半導(dǎo)體)n型或者p型導(dǎo)電(電子)

(空穴)M-O-S三明治結(jié)構(gòu)金屬(

Metal)場氧半導(dǎo)體(

Semiconductor)?層)

氧化物(

Oxide)iO緣(S絕源極CS)漏極(D)反型層襯底B--場氧襯底為B。柵極(多晶硅或金屬)絕緣層

(SiO?)源極n+P型硅

p-Si

襯底GND柵極(多晶硅或金屬)源極n型硅

(n-Si)

襯底VDD2.1MOS晶體管的結(jié)構(gòu)與工作原理

MOS晶體管的結(jié)構(gòu)MOS晶體管的結(jié)構(gòu)特點(diǎn)(a)nMOS

晶體管的斷面結(jié)構(gòu)圖

(b)pMOS

晶體管的斷面結(jié)構(gòu)圖MOS

晶體管如何工作?

第二章

MOS

晶體管>在n-Si或

者p-Si襯底上，存在2個(gè)與襯底導(dǎo)電類型相反的重?fù)诫s區(qū)

摻雜區(qū)之間是金屬-絕緣體-半導(dǎo)體組成的MOS

電容結(jié)構(gòu)四端子器件絕緣層上的金屬電極稱為柵極

(G)MOS

電容兩側(cè)的重?fù)诫s區(qū)域分別稱為源極

(S)

和漏極

(D)絕緣層(SiO?)

漏極漏極MOS

電容兩端電壓加大，半導(dǎo)2個(gè)連通的重?fù)诫s區(qū)存在電

體表面反型，形成連通重?fù)诫s壓時(shí)，就有電流流過區(qū)的通道襯底為p-Si,重?fù)诫s為n+時(shí)，導(dǎo)電載流子為電子，把這種結(jié)構(gòu)的MOS晶體管稱為nMOS晶體管MOS

晶體管的工作原理-G2.1

MOS晶體管的結(jié)構(gòu)與工作原理第二章MOS晶體管重?fù)诫s區(qū)儲(chǔ)備導(dǎo)電載流子，

不存在導(dǎo)電通路在電場作用下，半導(dǎo)體表面

出現(xiàn)耗盡層空間耗盡層GNDDRAINDRA用人GGD反型層GNDV?

大于0,

但值較小空間耗盡層V

增大p-Sip-SinVg小于VDD但值較大VDDp田

④

④

④

④

④空間耗盡層VpD2.1MOS晶體管的結(jié)構(gòu)與工作原理

MOS晶體管的工作原理襯底為n-Si,重?fù)诫s為p+時(shí)

，導(dǎo)電載流子為空穴，把這種結(jié)構(gòu)的MOS晶體管稱為pMOS晶體管空間耗盡層田④

④

田

④

田VG減小反型層n-Sin-SiVDDpGGDDn+

n+p-Si

n-Si

問題討論

1.MOS

晶體管的襯底電位應(yīng)該怎么接?2.MOS

晶體管的源漏區(qū)域結(jié)構(gòu)完成對(duì)稱，哪邊是源?哪邊是漏?3.MOS

晶體管的襯底電極如何引出?BO

BMOS

晶體管的工作原理pMOS

晶體管結(jié)構(gòu)GDo2.1

MOS晶體管的結(jié)構(gòu)與工作原理nMOS

晶體管結(jié)構(gòu)GDSGGDSDn+

n+

p必須保證pn結(jié)反偏p-Si

n-Sin

區(qū)電位高于p區(qū)

BnMOS晶體管的襯底需要接低電位

pMOS

晶體管的襯底需要接高電位2.1MOS晶體管的結(jié)構(gòu)與工作原理MOS晶體管的工作原理1.MOS

晶體管襯底電位應(yīng)該怎么接?MOS

晶體管的重?fù)诫s區(qū)與襯底構(gòu)成了pn

結(jié)，為了保證晶體管正常工作nMOS

晶體管結(jié)構(gòu)pMOS

晶體管結(jié)構(gòu)電流方向n-SiVpDo

BpMOS

晶體管的載流子是空穴，由高電位流向低電位，因此，高電位一端是源，低電位一端是漏。可以理解為，源端提供空

穴，在電場作用下，由漏端流出。高電位

一

→

低電位(源)

空穴

(漏)第二章

MOS晶體管nMOS晶體管的載流子是電子，由低電

位流向高電位，因此，低電位一端是源

，

高電位一端是漏?？梢岳斫鉃?，源端提供

電

子，在電場作用下，由漏端流出。低電位→

高

電

位(源)

電子

(漏)2.1MOS晶體管的結(jié)構(gòu)與工作原理2.MOS

晶體管的源漏區(qū)域結(jié)構(gòu)完成對(duì)稱，哪邊是源?哪邊是漏?D電子流動(dòng)方向n+電流方向p-SiB

GNDYoDGD空穴流動(dòng)方向MOS

晶體管的工作原理YDDGYDDVDDSSn+襯底(B)柵極(G)_VDD漏極(D)n+n型硅襯底

(n-Si)2.1MOS晶體管的結(jié)構(gòu)與工作原理

MOS晶體管的工作原理3.MOS

晶體管的襯底電極如何引出呢?電極從表面引出p型硅襯底

(pSi)源

極(S)襯

底(B)漏極(D)柵極(G)源極(S)GNDn+n+襯底(B)GND源極(S)柵極(G)p型硅襯底

(p-Si)漏極(D)在柵極電壓的作用下，MOS電容

結(jié)構(gòu)半導(dǎo)體表面產(chǎn)生反型層，形成與

源極和漏極相連的導(dǎo)電溝道，溝道兩

端存在電位差時(shí)，導(dǎo)電溝道中就有電

流

流

過

。導(dǎo)通機(jī)理：MOS電容半導(dǎo)體表面反型導(dǎo)通條件：形成反型層需要的柵極電壓閾值電壓：VT增強(qiáng)型

(E)VTVcs閾值電壓V大于0MOS晶體管實(shí)質(zhì)上是一種使電流時(shí)而流過，時(shí)而切斷的開

關(guān)DP耗盡型S(b)DN耗盡型S(d)DP增強(qiáng)型S(a)DN

增強(qiáng)型S(c)2.2

MOS晶體管的電學(xué)特性MOS晶體管的電流大小應(yīng)該如何計(jì)算?耗盡型(D)VGsMOS

晶體管的電路符號(hào)≌第二

章

MOS晶體管MOS晶體管的動(dòng)作IDVT閾值電壓V小

于

0定性描述Ip

漏極源

極(S)柵極(G)(D)VDsG2.2

MOS晶體管的電學(xué)特性

MOS晶體管基本電流方程假

設(shè)

：nMOS晶體管的溝道長度為L,

寬度為W,源極接低電位(0電以nMOS

為例，闡述電流方程的推導(dǎo)過程

位),分析在柵源電壓(VGs)作用下，溝道如何改變，同時(shí)討論當(dāng)導(dǎo)電溝道形成后，流過晶體管的電流與哪些因素相關(guān)及具體函數(shù)關(guān)系。。(1)0<(VGs)<VT,Vps:0~VDD(a)VasV┐溝道未形成反型層沒有形成，沒有導(dǎo)電溝道，無論漏源電壓Vos多大，漏源間電流/6s均接近于0

Ibs=0;Vcs<Vr

截止?fàn)顟B(tài)些

第二章

MOS晶體管Q=C?(VGs-V)=CW(VGs-VT)此時(shí)，流過溝道電流可寫為：IDs=Q·v,V=μ?·E=μ

·(2.1)(2.2)2.2

MOS晶體管的電學(xué)特性(v

為電子在硅材料中的平均移動(dòng)速度

,μ為電子在硅材料中的平均遷移率)由式(2.1)、式(2.2)可得S(b)VGs>VrV>很小，溝道形成，電荷分布均勻第二章

MOS

晶體管反型層形成，導(dǎo)電溝道中電荷分布均勻，電荷量為：MOS

晶體管基本電流方程流過溝道的電流與VDs呈線性關(guān)系(2)VGs>V,Vps

很

小(2.3)00(c)Vas>VpVDs<VGsV

,溝道形成，靠近漏區(qū)電荷減少當(dāng)VDs較小時(shí)，溝道區(qū)域具有電阻的特性，通常稱這隨著Vs的增大，漏區(qū)電荷減小，VDs的平方項(xiàng)的作用增大，電流增大放緩。2.2

MOS晶體管的電學(xué)特性MOS

晶體管基本電流方程導(dǎo)電溝道中靠近漏端電荷密度減小，假設(shè)溝道靠近源端為x=0,靠近漏端為x=L,

溝道中x點(diǎn)的電壓為V(x),則對(duì)

應(yīng)x點(diǎn)的單位電荷密度可寫為：第二章MOS

晶體管Inscx=μCW[(VaS-V-V(x)]dV(3)VGs>VT,Vps

增大，小于VGs-VT在x點(diǎn)沿著溝道方向流過的電流為：I=-Q(x)·v,(2.7)(2.8)(2.4)(2.5)(2.6)當(dāng)VDs進(jìn)一步增大到漏極的氧化層壓降等于V

時(shí)，漏極的反

型層電荷密度為零，漏極的溝道被夾斷，可以寫出VGs-VDS(st)=V或者VDS(sa)=Vas-V當(dāng)

VDs>VDSsat)時(shí)：IDsdx=μCWIVGs-V-V(x)]dV

(2.7)假設(shè)溝道長度的變化△L相對(duì)于初始溝道長度L而言很小

(忽略有效長度變化)2.2

MOS晶體管的電學(xué)特性MOS

晶體管基本電流方程第二章MOS

晶體管此時(shí)，流過溝道的電流與漏源電壓無關(guān)，這個(gè)區(qū)域稱為飽和區(qū)。(4)VGs>V,VDs≥VGs-VT(2.9)VGs<VTVGs>VT,VDs<VGs-VTVGs>VT,VDs>VGs-VT襯

底(B)柵極(G)漏極(D)n+p型硅襯底pS飽和區(qū)VDSsat=VGs-VTVDsMOS晶體管基本電流方程nMOS

晶體管基本電流方程線性區(qū)2.2

MOS晶體管的電學(xué)特性第二章

MOS

晶體管記住源

極(S)IDsGNDn+pMOS

晶體管基本電流方程?hào)艠O(G)VDD源極(S)

漏極(D)n2.2

MOS晶體管的電學(xué)特性

MOS

晶體管基本電流方程第二章MOS

晶體管在此，Vps

、VGs

、V均為負(fù)值n型硅襯底

(n-Si)襯底(B)MOS晶體管的電流是由溝道的導(dǎo)電特性和加在端子上的偏壓所決定的工藝條件：臺(tái)積電0.18μm

標(biāo)準(zhǔn)CMOS

工藝。VDp=1.8V,V=0.7V工藝參數(shù)及晶體管的尺寸確定nMOS尺寸：W/L=8μm/4μm2.2

MOS晶體管的電學(xué)特性主要由工藝參數(shù)及晶體管的尺寸決定

由外加電壓決定設(shè)計(jì)制作完成，就是基本不可改變的DGlosVGVos(a)0MOS晶體管電流-電壓特性飽和區(qū)B)第二章

MOS

晶體管ls

IsI(b)18161412VDlns/μA晶體管電流-電壓特性DG!1sVG

S

VD線性區(qū)Pos=(VQgs-Y?)VDs=一定值Vn

-V-VmvmsYa飽和區(qū)VsuVa-VmvamYaVGs增大VaVmVa-Ym0.8

1.0

1.2

1.4

1.6

1.8VDsVIDs-VDsMOS截止區(qū)

飽和區(qū)IDs≈0

Ipsα(Vas-V)2.2450400350los

300250200150100500.0MOS晶體管的電學(xué)特性第二章

MOS晶體管VTnVGsIDs-VGs線性區(qū)Ip

ID增強(qiáng)型(E

)

耗盡型(

D)VTH

VTH當(dāng)閾值電壓大于零時(shí)，為增強(qiáng)型

當(dāng)閾值電壓小于零時(shí)，為耗盡型問題：這兩種器件在結(jié)構(gòu)和機(jī)理上有什么不同?2026/1/18NMOS晶體管的I/V特性-2(轉(zhuǎn)移特性)VG源極(S)2.2

MOS晶體管的電學(xué)特性

MOS晶體管電流-電壓特性柵極(G)ID

漏極(D)VD第二章MOS

晶體管2.2

MOS晶體管的電學(xué)特性

MOS晶體管電流-電壓特性閾值電壓大于零，VGs大于閾值才形成反型層閾值電壓小于零，VGs等于0時(shí)反型層已經(jīng)存在第二章MOS晶體管絕緣層(SiO?)VT第二章MOS晶體管VGs<VTVGs>VT,VDs<VGs-VTVGs>VT,VDs>VGs-VT材料與工藝決定設(shè)計(jì)者決定使用者決定VDS=Vos-VTVDs場氧襯底

(B)2.2

MOS晶體管的電學(xué)特性

MOS晶體管電流-電壓特性μn:Si

中電子的遷移率Cox:

為柵極單位電容量，W/L:MOS

晶體管的寬長比值VGS、VDs:

外

加

電

壓Ids場氧線性區(qū)飽和區(qū)明確MOS電容半導(dǎo)體表面反型層的形成機(jī)理分析反型層形成的電壓條件推導(dǎo)閾值電壓關(guān)系式第二章

MOS晶體管2.2

MOS晶體管的電學(xué)特性內(nèi)容回顧閾值電壓的定義印加在柵極上能夠引

起半

導(dǎo)體表面反型的電

壓被稱為閾值電壓。電

場(E)MOS電容結(jié)構(gòu)金屬(M,良導(dǎo)體)

氧化物(O,絕緣體)

半導(dǎo)體(

S,半導(dǎo)體)

n型或者p型導(dǎo)電(電子)

(

空

穴

)半導(dǎo)體(

Semiconductor)

層氧化物(

Oxide))iO?緣(S絕場氧源

極S)漏

極(D)襯

底B5-MOS晶體管的閾值電壓金屬(

Metal)反型層?xùn)艠O(G)場氧柵氧化層

半導(dǎo)體空穴EcEFm半導(dǎo)體內(nèi)部的空穴與負(fù)電荷相互抵消而呈電中性。2.2

MOS晶體管的電學(xué)特性

MOS晶體管的閾值電壓VG=VFB(=0)此時(shí)半導(dǎo)體的能帶是平的，沒有彎曲。柵極電極柵極氧化層上的電壓為Vx,則半導(dǎo)體表面的電荷為：假設(shè)耗盡層寬度為W,

當(dāng)半導(dǎo)體表面未反型時(shí)，Qs與耗盡層的電量Qp應(yīng)該相等2.2

MOS晶體管的電學(xué)特性

MOS晶體管的閾值電壓在電場作用下，襯底表面的多子空穴，向襯底內(nèi)部移動(dòng)，在

表面留下不可移動(dòng)的受主離子(負(fù)電荷),形成耗盡層?xùn)艠O上的電壓分別加在氧化層

和耗盡層上，耗盡層彎曲φs由泊松方程可知耗盡層寬度W為

：第二章MOS

晶體管耗盡層VG繼續(xù)增大，耗盡層進(jìn)一步展寬，中增大

當(dāng)增大至24時(shí)，耗盡層寬度達(dá)到最大Wmax,

反型層開始形成此時(shí)的柵極電壓VG即定義為閾值電壓VT:2.2

MOS晶體管的電學(xué)特性反型層MOS晶體管的閾值電壓少子積累第二章

MOS

晶體管最大耗盡層va

EFmEcE?2.2

MOS晶體管的電學(xué)特性

MOS晶體管的閾值電壓平帶電壓VFB=0

平帶電壓VB≠0時(shí)

VG需要先把平帶電壓帶來的能帶上彎曲拉平章

MOS晶體管EFm

EcE,EE柵氧化層p型半導(dǎo)體EcErm-柵極電極VG<0□(與金屬半導(dǎo)體的功函數(shù)差及氧化層-半導(dǎo)體界面電荷相關(guān))平帶電壓VFB≠0時(shí)V=As

2eqN

A29-VBs

)+2C

o2VBs<0

0.750.7體硅器件0.650.60.550.5Y=4+√2642V24+24VoxVDD2.2

MOS晶體管的電學(xué)特性

MOS晶體管的閾值電壓第二章

MOS晶體管最大耗盡層Vox

:2Φ-VBSM?VBs0M?0.450-0.5-1-1.5

-2-2.5-3-3.5

-4VBs=0閾值電壓VV?s/VVDD④2.2

MOS晶體管的電學(xué)特性

MOS晶體管的閾值電壓CX

QX功函數(shù)差

SiO?

表面電荷

襯底濃度費(fèi)米勢

襯底偏壓影響MOS晶體管特性的重要參數(shù)◆

MOS晶體管寬長比(W/L

)柵氧厚度tox溝道摻雜濃度NA◆

MOS

晶體管閾值電壓柵氧表面電荷襯底偏壓VGs<VTVGs>VT,VDs<VGs-VTVGs>VT,VDs>VGS-V第二章

MOS晶體管2.3MOS晶體管的小尺寸效應(yīng)假設(shè)溝道長度的變化△L相對(duì)于初始溝道長度L而言很小

(忽略有效長度變化)λ為經(jīng)驗(yàn)常數(shù)，稱為溝道調(diào)制系數(shù)，

一般來說其與溝道長度成反比第二章MOS

晶體管晶體管尺寸不斷縮小，△L相對(duì)于L已不可忽略溝道長度調(diào)制效應(yīng)(d)Vas>V萬VDs>VGsV

靠近漏區(qū)溝道夾斷VGs-VTVs(1.8V)/Vas(1.2VYas0.8V)溝道長度調(diào)制效應(yīng)0.18mmCMOS工藝，電源電壓1.8V藍(lán)色線為，W/L?=4μm/2μm紅色線為，W/L?=0.36μm/0.18μm2.3

MOS晶體管的小尺寸效應(yīng)一般認(rèn)為，材料選定，μ是常量，溝道減小以后，還是不是常量?在閾值電壓V-的表達(dá)式中，V與溝道長度無關(guān)，小尺寸時(shí)是否成立?◆當(dāng)Vps>VGs-V時(shí)，長溝道(藍(lán)線)器件漏源飽和電流與Vps無關(guān)；短溝道(紅線)器

件，隨著VDs增大略有上翹。第二章

MOS

晶體管◆相同寬長比，當(dāng)MOS晶體管溝道長度變小

時(shí)，漏源電流下降。溝道長度調(diào)制，λ的作用問題討論為什么?smicMOS

晶體管溝道·尺寸變短，

電源電壓沒有等比例縮小，導(dǎo)致

溝道處電場強(qiáng)度增大電場強(qiáng)度達(dá)到某一臨界值ξ時(shí)，

載流子將因載流子間的碰撞而發(fā)

生散射μ減小，載流子速度飽和，電流減小MOS晶體管的小尺寸效應(yīng)I=-Q(x)·v,V=10°m/s速度飽和遷移率為常數(shù)(斜率=μ)4.=1.5Z/(V/um)2.31.速度飽和第二章

MOS

晶體管MOS

晶體管的二級(jí)效應(yīng)(su)10.IDs不考慮速度飽和考慮速度飽和0

VDo

VGs-VTVDs2.3MOS晶體管的小尺寸效應(yīng)

MOS

晶體管的二級(jí)效應(yīng)第二章

MOS晶體管(a)

漏源電流提前飽和Vcs/VMOS

晶體管的二級(jí)效應(yīng)NMOSPMOS0

0.2

0.4

0.6Lgu(um)由于源漏區(qū)耗盡層橫向擴(kuò)展，柵極下耗盡層不再完全受柵極電壓的控制，其中一部分受源漏電壓的控制，并且隨著溝道長度的減小，受柵極電壓控制的耗盡區(qū)電荷不斷減少，因此

,只需要較小的柵極電壓就可以達(dá)到反型。2.3

MOS晶體管的小尺寸效應(yīng)p

substrateGateGateSource

Drain

Source

DrainVbs=0.05VVDs=1.8VVDs=-1.8VVDs=-0.05V第二章MOS晶體管Gate

可控制的區(qū)域

起盡層長溝道MOSFETGate再控制的區(qū)域耗盡層短溝道MOSFET2.短溝道效應(yīng)-02-0.40.60.4wA0.2Iglos↑大

VDs小VbsoLVπ

Vn2.短溝道效應(yīng)提高漏源電壓(體電壓)可以得到類似的效應(yīng)

,這是因?yàn)轶w電壓可以增大漏結(jié)耗盡區(qū)的寬度隨著VDs的增大，閾值電壓減小，

這一效應(yīng)稱為漏致勢壘降低(Drain-Induced

Barrier

Lowering,DIBL)2.3

MOS晶體管的小尺寸效應(yīng)

MOS

晶體管的二級(jí)效應(yīng)第二章

MOS

晶體管(b)DIBL

對(duì)電流特性的影響VGs<VT

IDs≈0截止區(qū)

飽和區(qū)

線性區(qū)Dsc(Vrs-P+P

Pos×(VRs-V-)VDs=一定值Vps為定值-1

0

2Veae/V第二章MOS

晶體管2.4MOS晶體管的亞閾值特性VTn理想Ips-Vcs特性10-

110-210-310+10-?10?10-?10?10-?10-10L-2漏源電流Ips下降至原來的

1/10時(shí)對(duì)應(yīng)的VGs的減小量實(shí)際lps-Vcs

特性(縱軸對(duì)數(shù)坐標(biāo)):下降斜率VgsA

/

o

同MOSFET

的電容決定其瞬態(tài)特性>寄生電阻與管子的導(dǎo)通電阻(數(shù)十KW)

相比，通?？梢院雎圆挥?jì)例如

：柵極電容：CGs,CGD,C

cB(各為1.0fF)漏源電容：CDB,CsB

(各為0.5fF)柵極電阻：R

(40Ω)源漏電阻：Rp,Rs

(各1Ω)(b)nMOS晶體管中的電容分布Ccs

3

RGCGDCGBCsB

口BCDB2026/1/18GDCGsoCGDon+GPoly-SiSiO?n+耗盡層Sn+溝道2.5MOS晶體管的電容第二章

MOS晶體管p-Si襯底(a)nMOS晶體管溝道斷面結(jié)構(gòu)圖Cap-Si襯底CjDSMOS柵極電容n

Dp-Si襯

底Caso=CaDo=Cox

。W=C

。Wp-Si襯底CGso和CGDo—交疊電容，由源漏橫向擴(kuò)散形成，值一定2.5MOS晶體管的電容1.柵源與柵漏交疊電容第二章

MOS晶體管源極二氧化硅柵極漏極工作區(qū)域CGcBCccsCccDCGcC?截止區(qū)WLCox00WLCxWLCox+2C?W線性區(qū)0WLC。/2WLC/2WLCxWLCox+2C。W飽和區(qū)02WLC。/302WLC。/32WLC。/3+2C?W2.5MOS晶體管的電容WLCnComLC.2CGc0VGs>VT耗盡層p-Si襯底飽和區(qū)：漏端溝道夾斷，CGD=0CGc=CGs≈2WLC。x/3WZCCcLCJ2

Can

CaSCGooF

Va0<Vcs<VT耗盡層p-Si襯

底不同工作區(qū)域MOS

晶體管的溝道電容分布情況和柵極電容第二章

MOS晶體管溝道電容的分布及與VDs和Vgs的關(guān)系截止區(qū)：耗盡層形成，溝道未形成增大

了絕緣層的厚度，導(dǎo)致溝道電容減小截止區(qū)：耗盡層和溝道未形成

CGD=CGs=0,CGB=CGc≈WLCoxMOS柵極電容線性區(qū)：溝道形成，相當(dāng)于D

、S連通耗盡層p-Si襯

底2.溝道電容VGs>VT2WZC/3nsVa-)n+CosCox總的結(jié)電容Cdif

=Coctom+Cw=Cj+C?w=Cs+C(2Ls+W)2.5MOS晶體管的電容2.側(cè)壁pn結(jié)的結(jié)電容Csw=Cjsw(2Ls+W)第二章

MOS晶體管漏源pn結(jié)的結(jié)電容1.底部pn結(jié)的結(jié)電容Cbotom=CWLCsBp-Si襯底

CGBB

o

BCcs=Cccs+Ccso

(

柵源溝道電容+柵源交疊電容)

CGD=Cccp+CGDo

(柵漏溝道電容+柵漏交疊電容)

CGB=CGcB

(柵極-襯底電容)CsB=Csai

(源極-襯底pn結(jié)擴(kuò)散電容)CDB=Cpi

(漏極-襯底pn結(jié)擴(kuò)散電容)2.6MOS晶體管的電容G第二章

MOS晶體管GSCGSMOS晶體管的導(dǎo)通電阻)ohm2.5V□(V)>導(dǎo)通電阻是一個(gè)非線性電阻，與器件的工作狀態(tài)有關(guān)，平均電阻一般取0.75R?在非飽和區(qū)，導(dǎo)通電阻近似為線性電阻：

即Rn=1/gmYDs

導(dǎo)通電阻反比于(W/L),W

每增加一倍，電阻減小一半VDD(V)11.522.5NMOS(kΩ)35191513PMOS(kΩ)1155538310(c)VaVVmVaV,

溝道形成靠近漏區(qū)電荷減少D:

漏極G:

柵極

B:

襯底VGs=VDDVDD/2