2025年集成電路筆試題庫及答案一、單選題（每題1分，共30分）1.在0.18μmCMOS工藝中，若柵氧厚度tox=3.2nm，介電常數(shù)εox=3.45×10?11F/m，則單位面積柵氧電容Cox約為A.1.08fF/μm2B.5.4fF/μm2C.10.8fF/μm2D.54fF/μm2答案：C解析：Cox=εox/tox=3.45×10?11/3.2×10??≈10.8×10?3F/m2=10.8fF/μm2。2.某兩級運(yùn)算放大器第一級增益Av1=40dB，第二級Av2=30dB，若兩級間引入?20dB的寄生反饋，則閉環(huán)低頻增益約為A.46dBB.50dBC.54dBD.60dB答案：A解析：開環(huán)總增益70dB，反饋系數(shù)?20dB對應(yīng)閉環(huán)增益≈70?20=50dB，但反饋網(wǎng)絡(luò)加載使有效增益再降4dB，故46dB最接近。3.在65nm節(jié)點(diǎn)，采用應(yīng)力記憶技術(shù)（SMT）主要目的是提高A.PMOS空穴遷移率B.NMOS電子遷移率C.柵氧可靠性D.銅互連電導(dǎo)答案：B解析：SMT通過拉應(yīng)力SiN帽層增強(qiáng)NMOS溝道電子遷移率約15%。4.某SRAM單元在0.5V、25°C下讀靜態(tài)噪聲容限（RSNM）為82mV，若溫度升高至85°C，則RSNM將A.增加約8mVB.減少約8mVC.增加約18mVD.減少約18mV答案：B解析：高溫下載流子遷移率下降，下拉管強(qiáng)度減弱，翻轉(zhuǎn)點(diǎn)左移，RSNM降低約10%。5.在28nmFDSOI工藝中，背偏電壓Vbb=?2V可使閾值電壓Vth變化約A.+25mVB.?25mVC.+100mVD.?100mV答案：C解析：FDSOI背偏系數(shù)γ≈100mV/V，負(fù)背偏使Vth增加約100mV。6.對于10bit100MS/sSARADC，采用單調(diào)開關(guān)切換能量比傳統(tǒng)切換節(jié)省約A.50%B.75%C.90%D.95%答案：C解析：單調(diào)切換僅對高位電容充放電，能量節(jié)省≈1?2^(1?N)=90%。7.在PLL中，若參考雜散位于1MHz偏移，主極點(diǎn)位于10kHz，則環(huán)路帶寬最佳設(shè)計(jì)為A.100kHzB.300kHzC.1MHzD.3MHz答案：B解析：環(huán)路帶寬取參考雜散頻率1/3可兼顧雜散抑制與相位噪聲。8.某65nm工藝下，銅互連厚度t=0.2μm，寬度w=0.1μm，電阻率ρ=2.2×10??Ω·m，則每毫米長度電阻為A.0.44ΩB.1.1ΩC.2.2ΩD.4.4Ω答案：B解析：R=ρ·L/(t·w)=2.2×10??×10?3/(0.2×0.1×10?12)=1.1Ω/mm。9.在DDR4PHY中，采用Flyby拓?fù)渲饕鉀QA.串?dāng)_B.同步開關(guān)噪聲C.時(shí)序skewD.反射答案：C解析：Flyby通過等長走線減小時(shí)鐘與數(shù)據(jù)skew。10.若某FinFETfin高度Hfin=42nm，fin寬度Wfin=8nm，等效溝道寬度Weff=A.0.05μmB.0.084μmC.0.10μmD.0.168μm答案：C解析：Weff=2Hfin+Wfin=2×42+8=92nm≈0.10μm（每fin）。11.在數(shù)字布局中，使用NDR（NonDefaultRule）布線主要目的為A.降低功耗B.提高良率C.減小延遲D.增加密度答案：C解析：NDR放寬間距降低耦合電容，減小延遲。12.某芯片采用TSSOP20封裝，熱阻θJA=80°C/W，功耗P=0.5W，環(huán)境溫度55°C，則結(jié)溫約為A.75°CB.85°CC.95°CD.105°C答案：C解析：Tj=Ta+P·θJA=55+0.5×80=95°C。13.在14nm以下，采用COAG（ContactOverActiveGate）技術(shù)可節(jié)省面積比例約A.5%B.10%C.20%D.30%答案：C解析：COAG消除柵極兩側(cè)接觸區(qū)，面積節(jié)省約20%。14.對于256×256的8TSRAM陣列，若位線電容CBL=200fF，電壓擺幅ΔV=200mV，則讀操作電荷回收能量為A.4fJB.8fJC.40fJD.80fJ答案：B解析：E=CBL·ΔV2=200f×(0.2)2=8fJ。15.在SerDes中，采用DFEtap1系數(shù)為0.75，則輸入電平為+1V時(shí)，前導(dǎo)符號干擾(ISI)抵消值為A.+0.75VB.?0.75VC.+1VD.?1V答案：B解析：DFE減法，前導(dǎo)符號為+1，ISI貢獻(xiàn)?0.75V。16.某LDO輸出噪聲密度為100nV/√Hz，帶寬100kHz，則總rms噪聲約為A.3.2μVB.10μVC.32μVD.100μV答案：C解析：Vn,rms=100nV·√100k≈31.6μV≈32μV。17.在3DIC中，采用μbump間距40μm，則每mm2可布約A.250個(gè)B.625個(gè)C.2500個(gè)D.62500個(gè)答案：B解析：每邊25個(gè)/mm，625個(gè)/mm2。18.若某MOM電容采用metal9與metal10叉指，介電常數(shù)εr=3.0，間距0.1μm，則單位面積電容約為A.0.3fF/μm2B.1.0fF/μm2C.3.0fF/μm2D.10fF/μm2答案：B解析：平行板+邊緣場，經(jīng)驗(yàn)值1fF/μm2。19.在28nm節(jié)點(diǎn)，采用Highk/MetalGate后，柵漏電流密度較SiON減小約A.10×B.100×C.1000×D.10000×答案：C解析：Highk厚度增加，EOT減小，漏電流降低約3個(gè)數(shù)量級。20.某DLL延遲線共64級，每級延遲τ=20ps，則鎖定后總延遲范圍A.0.64nsB.1.28nsC.2.56nsD.5.12ns答案：B解析：64×20ps=1.28ns。21.在數(shù)字綜合時(shí)，設(shè)置max_transition=0.5ns主要影響A.面積B.功耗C.噪聲容限D(zhuǎn).延遲答案：D解析：過渡時(shí)間限制直接約束門延遲。22.若某芯片采用8層金屬，最頂層厚度1μm，寬度2μm，則其電流密度限值約為A.1mA/μmB.2mA/μmC.5mA/μmD.10mA/μm答案：B解析：EM規(guī)則2mA/μm@1μm厚。23.在DFT中，采用OCC（OnChipClocking）主要解決A.時(shí)序收斂B.功耗掃描C.高速移位D.時(shí)鐘域交叉答案：D解析：OCC隔離功能時(shí)鐘與測試時(shí)鐘，避免CDC問題。24.某Bandgap輸出電壓1.2V，溫度系數(shù)20ppm/°C，則?40°C到125°C漂移約A.1mVB.2mVC.4mVD.8mV答案：C解析：ΔT=165°C，ΔV=1.2×20×165×10??≈4mV。25.在16nmFinFET中，采用SADP（SelfAlignedDoublePatterning）可實(shí)現(xiàn)最小金屬節(jié)距約A.32nmB.48nmC.64nmD.80nm答案：B解析：SADP節(jié)距=2×最小線寬，16nm節(jié)點(diǎn)約48nm。26.若ADCENOB=9.5bit，則理想SNR約為A.50dBB.59dBC.62dBD.74dB答案：B解析：SNR=6.02×9.5+1.76≈59dB。27.在SoC中，采用APB總線接口數(shù)據(jù)位寬通常固定為A.8bitB.16bitC.32bitD.64bit答案：C解析：ARMAPB3默認(rèn)32bit。28.某芯片采用FlipChip，C4bump直徑80μm，則每mm2約A.100個(gè)B.156個(gè)C.225個(gè)D.400個(gè)答案：B解析：面積比例0.082mm2，考慮六邊形排布≈156/mm2。29.在數(shù)字APR中，使用Cellpadding主要改善A.天線效應(yīng)B.密度梯度C.串?dāng)_D.熱梯度答案：C解析：Cellpadding增加同級間距，降低耦合電容。30.若某PLL相位噪聲?110dBc/Hz@1MHz，積分范圍1kHz–10MHz，則rmsjitter約A.0.3psB.1psC.3psD.10ps答案：C解析：jitter≈√[2×10^(?110/10)×(10M?1k)]/(2π×1GHz)≈3ps。二、多選題（每題2分，共20分，每題至少兩項(xiàng)正確，漏選得1分，錯(cuò)選0分）31.下列哪些技術(shù)可降低SubthresholdSRAM動(dòng)態(tài)功耗A.位線電荷回收B.分段位線C.負(fù)位線寫輔助D.讀端口隔離答案：A、B、D解析：C為靜態(tài)寫輔助，與動(dòng)態(tài)功耗無關(guān)。32.在16nm以下，導(dǎo)致Vth漂移的BTI老化因素包括A.溫度B.電場強(qiáng)度C.載流子類型D.機(jī)械應(yīng)力答案：A、B、C解析：機(jī)械應(yīng)力對BTI影響可忽略。33.下列哪些屬于DFM（DesignforManufacturability）措施A.添加DummyMetalB.增加Via冗余C.采用OPCD.使用Lowk介質(zhì)答案：A、B、C解析：D為性能導(dǎo)向，不屬DFM。34.在SerDes鏈路中，加重（Deemphasis）設(shè)置需考慮A.信道插損B.碼間干擾C.共模噪聲D.反射系數(shù)答案：A、B、D解析：共模噪聲用均衡器無法抑制。35.下列哪些測試屬于IDDQ測試范疇A.靜態(tài)電流B.待機(jī)功耗C.橋接缺陷D.延遲故障答案：A、B、C解析：D需時(shí)序測試。36.在3DIC中，TSV寄生參數(shù)包括A.電阻B.電容C.電感D.熱阻答案：A、B、C解析：熱阻為熱學(xué)參數(shù)。37.下列哪些方法可抑制PLL參考雜散A.降低電荷泵電流B.增大環(huán)路濾波電容C.采用差分電荷泵D.提高VCO增益答案：B、C解析：A、D反而可能惡化。38.在數(shù)字布局中，造成IRdrop加劇的因素A.高切換因子B.細(xì)電源網(wǎng)格C.高封裝電感D.低閾值單元答案：A、B、D解析：C影響di/dt，非IRdrop。39.下列哪些屬于FinFET短溝道效應(yīng)抑制機(jī)制A.三柵控制B.輕摻雜漏C.高k柵介電D.應(yīng)變溝道答案：A、B、C解析：D為遷移率增強(qiáng)。40.在ADC中，DNL>1LSB可能導(dǎo)致A.失碼B.非單調(diào)C.增益誤差D.偏移誤差答案：A、B解析：C、D與DNL無直接因果。三、判斷題（每題1分，共10分，正確寫“T”，錯(cuò)誤寫“F”）41.在28nm以下，采用EUV后，OPC復(fù)雜度顯著降低。答案：T解析：EUV減少多重圖形，OPC步驟簡化。42.FinFET的亞閾值擺幅可低于60mV/dec。答案：F解析：室溫極限60mV/dec，僅TFET可突破。43.增大LDO輸出電容會(huì)提高相位裕度。答案：T解析：主極點(diǎn)下移，提高PM。44.在APR中，時(shí)鐘樹綜合后插入Alwaysonbuffer可防止powergating帶來的時(shí)鐘斷裂。答案：T解析：AONbuffer保持常開。45.DDR4的DBI功能可降低SSN同時(shí)減少功耗。答案：T解析：DBI減少同時(shí)切換位。46.采用Lowk介電會(huì)增大互連電容。答案：F解析：Lowk降低電容。47.在DFT中，Scanchainreordering可改善路由congestion。答案：T解析：重排序減少繞線。48.增加PLL分頻比N可降低帶內(nèi)相位噪聲。答案：F解析：N增大20logN惡化噪聲。49.3DIC中，Underfill材料熱膨脹系數(shù)需與硅接近。答案：T解析：減少熱應(yīng)力。50.在65nm以下，柵極漏電流主導(dǎo)待機(jī)功耗。答案：F解析：亞閾值與結(jié)漏電主導(dǎo)。四、計(jì)算題（共25分）51.（8分）某兩級Miller補(bǔ)償運(yùn)放，第一級跨導(dǎo)gm1=2mS，輸出電阻ro1=100kΩ，第二級gm2=10mS，ro2=10kΩ，補(bǔ)償電容Cc=5pF，負(fù)載CL=10pF。求：(1)低頻開環(huán)增益Av0；(2)單位增益帶寬GBW；(3)相位裕度（忽略零點(diǎn)）。答案：(1)Av0=gm1ro1·gm2ro2=2m×100k×10m×10k=2×103×100=2×10?≈106dB(2)GBW=gm1/(2πCc)=2×10?3/(2π×5×10?12)≈63.7MHz(3)第二級極點(diǎn)fp2=gm2/(2πCL)=10m/(2π×10p)≈159MHz相位裕度PM=90°?arctan(GBW/fp2)=90?21.5≈68.5°解析：標(biāo)準(zhǔn)兩級模型，Miller電容拆分極點(diǎn)。52.（7分）256×256SRAM陣列，位線電容CBL=250fF，電壓擺幅ΔV=200mV，周期時(shí)間tRC=2ns，求動(dòng)態(tài)功耗@1GHz。若采用電荷回收技術(shù)回收率80%，求節(jié)省功耗。答案：原功耗P=α·CBL·ΔV2·f=1×250f×(0.2)2×1G=10μW節(jié)省ΔP=0.8×10=8μW解析：α取1因每次讀寫均充放電。53.（10分）某PLL參考頻率Fref=50MHz，分頻比N=80，電荷泵電流Icp=1mA，VCO增益Kvco=1GHz/V，環(huán)路濾波R=5kΩ，C1=100pF，C2=10pF。求：(1)環(huán)路帶寬fc；(2)相位裕度；(3)若VCO噪聲?120dBc/Hz@1MHz，求帶內(nèi)噪聲貢獻(xiàn)。答案：(1)K=Icp·Kvco/(2πN)=1m×1G/(2π×80)≈1.99×10?rad/s/Vfc=K·R/(2π)=1.99×10?×5k/(2π)≈1.58MHz(2)零點(diǎn)fz=1/(2πR(C1+C2))≈1/(2π×5k