電子信息芯智電子信息工程師實(shí)習(xí)報(bào)告一、摘要2023年7月1日至2023年8月31日，我在芯智電子擔(dān)任電子信息工程師實(shí)習(xí)生。核心工作成果包括完成5款MCU最小系統(tǒng)電路板原理圖設(shè)計(jì)，調(diào)試通過率100%，其中3款通過FPGA仿真驗(yàn)證，測試數(shù)據(jù)誤差≤0.5%。參與制定2項(xiàng)高頻信號傳輸標(biāo)準(zhǔn)，優(yōu)化阻抗匹配方案后，信號完整性提升15%。應(yīng)用AltiumDesigner進(jìn)行PCB布局，遵循高低溫設(shè)計(jì)規(guī)范，確保40℃至85℃環(huán)境下的穩(wěn)定性。通過仿真軟件搭建12V轉(zhuǎn)3.3VLDO電源模型，效率達(dá)95.2%。提煉可復(fù)用的方法：模塊化設(shè)計(jì)減少50%設(shè)計(jì)周期，采用SPICE仿真預(yù)測噪聲干擾，縮短驗(yàn)證時間30%。二、實(shí)習(xí)內(nèi)容及過程1.實(shí)習(xí)目的希望了解電子產(chǎn)品從概念到量產(chǎn)的完整流程，掌握嵌入式系統(tǒng)開發(fā)的基本技能，提升實(shí)際動手能力。2.實(shí)習(xí)單位簡介我實(shí)習(xí)的公司主要做高性能嵌入式解決方案，產(chǎn)品涉及物聯(lián)網(wǎng)和工業(yè)控制領(lǐng)域，團(tuán)隊(duì)以軟硬件協(xié)同設(shè)計(jì)為主。3.實(shí)習(xí)內(nèi)容與過程入職第一周熟悉公司開發(fā)環(huán)境，使用KeilMDK搭建STM32F4開發(fā)板工程，完成基礎(chǔ)外設(shè)驅(qū)動調(diào)試，比如ADC采樣精度達(dá)到0.8%FS，比實(shí)驗(yàn)室測試結(jié)果提升20%。第二周參與一款智能傳感器的電路設(shè)計(jì)，負(fù)責(zé)電源模塊和通信接口部分。遇到一個棘手問題是CAN總線信號在高速傳輸時存在碼間干擾，波形嚴(yán)重畸變。當(dāng)時數(shù)據(jù)手冊給的阻抗參數(shù)有點(diǎn)模糊，自己就在實(shí)驗(yàn)室搭建了信號完整性測試平臺，用示波器抓取眼圖，發(fā)現(xiàn)是PCB走線寄生電容過大導(dǎo)致的。最后通過調(diào)整線寬線距，增加串聯(lián)電阻，眼圖張開度明顯改善，裕量從0.2ns提升到0.8ns，符合ISO118982標(biāo)準(zhǔn)要求。整個過程中跟著師傅學(xué)習(xí)AltiumDesigner高級功能，比如差分對布線規(guī)則、3D可視化檢查，還參與了DFM（可制造性設(shè)計(jì)）評審會議，明白阻抗匹配和散熱設(shè)計(jì)的重要性。4.實(shí)習(xí)成果與收獲成果主要是完成了2個功能模塊的開發(fā)和測試，其中電源模塊為后續(xù)產(chǎn)品節(jié)省了15%的BOM成本。收獲是掌握了從需求分析到設(shè)計(jì)驗(yàn)證的全流程，特別是學(xué)會用仿真工具替代部分硬件測試，比如用LTSpice模擬了LDO的啟動瞬態(tài)過程，波形誤差不到1%。最大的轉(zhuǎn)變是意識到理論知識和實(shí)際應(yīng)用的差距，比如PCB的阻抗控制需要考慮板材厚度、銅厚這些細(xì)節(jié)。5.問題與建議遇到的主要困難是部門間溝通效率不高，硬件工程師和軟件工程師對時序問題的理解存在偏差，導(dǎo)致調(diào)試周期拉長。建議公司可以每周組織技術(shù)交叉培訓(xùn)，比如用實(shí)際案例講解EMC設(shè)計(jì)注意事項(xiàng)，或者建立共享的知識庫，把典型問題解決方案整理出來。另外我覺得培訓(xùn)機(jī)制可以更完善，比如新人上手期最好有專門的導(dǎo)師帶教，而不是完全靠自學(xué)項(xiàng)目文檔。對于崗位匹配度，我發(fā)現(xiàn)自己對硬件測試這塊比較感興趣，但公司安排的任務(wù)偏設(shè)計(jì)，希望后續(xù)能提供更多輪崗機(jī)會。三、總結(jié)與體會1.實(shí)習(xí)價值閉環(huán)這8周實(shí)習(xí)讓我把學(xué)校學(xué)的《射頻電路設(shè)計(jì)》和《嵌入式系統(tǒng)原理》用上了，特別是參與的項(xiàng)目里，1.2GHz頻段的信號調(diào)理電路調(diào)試，我把課程里學(xué)的S參數(shù)和阻抗匹配知識用上了，數(shù)據(jù)手冊里的典型值和實(shí)際測試的偏差超過10%，最后通過調(diào)整終端負(fù)載，回波損耗從5dB降到30dB，這讓我覺得理論聯(lián)系實(shí)際真有用。之前覺得FPGA開發(fā)板焊接下載慢，現(xiàn)在明白那是沒考慮到量產(chǎn)的工藝復(fù)雜度，自己設(shè)計(jì)的最小系統(tǒng)板，第一次量產(chǎn)良率只有85%，后來改進(jìn)走線間距才到92%，這8周經(jīng)歷讓我把學(xué)到的知識從紙上搬到了生產(chǎn)線上，形成了一個完整的價值閉環(huán)。2.職業(yè)規(guī)劃聯(lián)結(jié)這次實(shí)習(xí)讓我更確定想走硬件設(shè)計(jì)這條路，特別是看到部門里資深工程師用Python腳本自動生成BOM清單，效率比我手動整理高3倍，我就意識到以后要補(bǔ)齊自動化設(shè)計(jì)這塊短板，計(jì)劃下學(xué)期考個PMP證書，順便把AltiumDesigner的先進(jìn)功能再學(xué)一遍，現(xiàn)在感覺實(shí)習(xí)期間記錄的那些設(shè)計(jì)bug和解決方案，都能變成簡歷上的項(xiàng)目經(jīng)驗(yàn)。3.行業(yè)趨勢展望感覺現(xiàn)在做智能硬件，電源管理和信號完整性越來越重要，像我們做的那個傳感器，如果電源噪聲處理不好，整個系統(tǒng)精度就上不去，現(xiàn)在行業(yè)里都在搞多級LDO配合DCDC的方案，效率要達(dá)到95%以上，這8周跟著做電源模塊，讓我意識到以后要特別關(guān)注TI的TPS系列和BQ系列芯片，現(xiàn)在看的那些應(yīng)用筆記，比學(xué)校老師講得都實(shí)用。4.心態(tài)轉(zhuǎn)變最明顯的變化是抗壓能力，剛來的時候遇到仿真和實(shí)物不一致，好幾次想放棄，后來被師傅罵了幾句才知道工程師不能這樣，現(xiàn)在調(diào)試問題會先自己查3個方案再提問，比如那次CAN總線問題，我查了5篇論文才找到解決方案，雖然最后還是靠師傅指點(diǎn)，但至少自己沒直接放棄。另外開始理解成本控制，以前覺得電路板越復(fù)雜越好，現(xiàn)在知道每增加一個元件成本可能就多1塊錢，整個產(chǎn)品賣100塊，這1塊錢可能就是生死線。四、致謝1.感謝公司給我這次實(shí)習(xí)機(jī)會，讓我接觸到