1、精選文庫1新建工程1雙擊ISE圖標，打開ISE ,進入主界面2新建一個工程會看到如下對話框建立一個工程名，注意文件的存儲路徑必須是英文，不能含有漢字，選擇next，進入下一個對話框選擇相應的FPGA的型號，選擇next，一直選擇next，直到finish，然后將會看到如下界面3在工程suorce for的下面的空白處單擊，添加新的文件。如下圖所示。選擇 new source 之后將會看到如下對話框給文件添加工程名，選擇 Verilog Module ,注意file name的工程名要加后綴.v,選擇next，一直到finish。然后將會看到如下界面2添加程序1選擇合適的程序輸入進去，注意保存。

2、2再在source for的空白處單擊，新建一個new source選擇后，將會看到如下對話框選擇 test bench waveform ，file name 的文件名加下劃線，作為與其他文件的區(qū)分。然后一直next，直到看到如下對話框。在Initial Length of Test Bench中可以選擇所要仿真的時間長度。點擊finish后就會看到如下界面。有藍色部分的是可以選擇的，你能選擇你所需要仿真的數(shù)據(jù)。3仿真程序1選定后，點擊Source框下的的Source for，如下圖所示。選擇Source for選項下地 Behavooral Simulation。Processes框下的P

3、rocesses然后再在Source框下選擇lizi.v。打開Xilinx ISE Similtor下的子文件，雙擊Similate Behavioral Model，進行仿真。在最下面的欄目中將會顯示程序運行得進度，以及是否會出現(xiàn)錯誤。仿真完成后就會出現(xiàn)如下界面4給文件加核Source框下的空白處右擊，添加一個source for 文件，與前面相同,然后會看到如下對話框。選擇你所需要添加的核，注意file name的文件名必須是你所添加的核的文件名。然后選擇next，會出現(xiàn)如下對話框。選擇你添加的核，點擊next，直到出現(xiàn)如下對話框在Nember of Control Parts下選擇所需要

4、添加的核的個數(shù)，然后finish.添加成功的核會顯示在Source框中，如下圖所示添加其他核的步驟也是這樣，不同的是改變Nember of Control Parts選項中的數(shù)字。5 Constraints 1添加時鐘，在Processes中選擇User Constraints下的“Floorplan IO”并雙擊。在彈出的對話框中，然后將時鐘CLK托動到“AJ15”然后關(guān)閉對話框保存就可以完成對時鐘的添加了。（如果是組合邏輯，就不需要時鐘約束）6 synthesize your design在ISE里進行綜合，在processes窗口中雙擊SynthesizeXST，如果有錯誤就按照報錯點修

5、改，直到?jīng)]有錯誤。7 implement your design 雙擊“Implement Design”實現(xiàn)設(shè)計。8 Generate Programming File雙擊“Generate Programming File” 生成bit文件9Analyze Design Using Chipscope 1試在Processes窗口中選擇雙擊“Analyze Design Using Chipscope”進入ChipScope Pro Analyzer窗口，點擊圖標檢查連接情況。2然后下載bit文件到板子上，單擊菜單欄中的“Device”，在下拉菜單中選擇所用器件，在所用器件名上右擊然后選“Configure”，在彈出的對話框中單擊“Select