1、a，1，微機技術(shù)，第三版孫子德語編著，a，2，第一章試微機系統(tǒng)的構(gòu)成，1.1微機，微機與微機系統(tǒng)的關(guān)系。 a :微處理器是指由一個或幾個大規(guī)模集成電路組成的中央處理器。 所謂微機，是指以微處理器為基礎，由內(nèi)置存儲器和輸入輸出接口電路對應的輔助電路構(gòu)成的裸金屬。 微計算機系統(tǒng)是指由微處理器對應的外圍設備和其他專用電路、電源、面板、機架和充分的軟件構(gòu)成的系統(tǒng)。 什么是1.2單片機？a :一臺計算機，它把構(gòu)成微機的幾個功能部件集成在一個芯片上。 什么是1.3單板機？a :在微處理器、RAM、ROM和一些接口電路中，加上對應的外圍設備(鍵盤、7段顯示器等)和監(jiān)視器固件等，在一個印刷電路板上構(gòu)成的計算機

2、a、3、1.4電腦是什么？英漢計算機詞典中說明了“搭載在微處理器芯片上，攜帶方便，不需要維護的計算機系統(tǒng)”。 試著從1.5微機的結(jié)構(gòu)說明數(shù)據(jù)總線、控制總線和地址總線的作用。 a :從微機的結(jié)構(gòu)來看，數(shù)據(jù)總線、控制總線、地址總線在微機中，是CPU芯片、內(nèi)部存儲器和I/O接口電路之間信息傳輸?shù)墓猜窂健?(1)數(shù)據(jù)總線是從微處理器向存儲器、I/O接口向數(shù)據(jù)傳送的路徑，相反也是從內(nèi)部存儲器、I/O接口向微處理器傳送數(shù)據(jù)的路徑，稱作雙向總線。 (2)地址總線是微處理器向內(nèi)部存儲器和I/O接口傳送地址信息的路徑，是單向總線。 (3)控制總線是在微處理器向存儲器和I/O接口傳送命令信號和從外部向微處理器傳

3、送狀態(tài)信號等信息的路徑上的雙向總線。 試著說明a，4，第2章8086微處理器，2.1標志寄存器的AF和PF的定義和用途。 a :標志寄存器的AF(Auxiliary Carry Flag) D4是輔助進位標志位。 加法時低位進位或減法時低位有借位的情況下，AF=1，其他情況下，AF=0。 標志寄存器的pf (奇偶校驗標志) D2是奇偶校驗標志比特。 如果操作結(jié)果的低位8比特中包含偶數(shù)個1，則PF=1，否則PF=0(通信時用于糾錯) 。 下面，說明一下2.2標志寄存器中DF的定義和用途。 a :在標記寄存器中，DF(Direction Flag)D10是雙向標記比特。 在串行處理指令中，DF=0

4、表示串行處理指令的地址指針自動遞增. DF=1表示地址指針自動遞減。 DF位可以用命令進行預設。 試著說明2.3段寄存器的作用。 8086微處理器的16位寄存器用于存儲對應存儲段的段基值-段起始地址的高16位。 根據(jù)段寄存器值和指令賦予的16位段內(nèi)偏移，可以得到內(nèi)存操作數(shù)的物理地址(20位)。 試著對a、5、2.4在8086管腳信號中的M/IO、DT/R、RD、WR、ALE和BHE的作用進行了說明。 8086的端子信號中M/IO*的作用是存儲器/I/O選擇信號(輸出)。 區(qū)分當前操作是訪問存儲還是訪問I/O端口。 如果管腳輸出是高電平，表示要訪問內(nèi)存的輸出是l電平，則表示要訪問I/O端口。 在

5、DT/R*中，數(shù)據(jù)收發(fā)信號(輸出)表示數(shù)據(jù)傳輸?shù)姆较?，高電平表示CPU發(fā)送數(shù)據(jù)，低電平表示CPU接收數(shù)據(jù)。 這個信號經(jīng)常用于數(shù)據(jù)緩沖器的方向控制。 (T) RD*在讀取控制信號(三狀態(tài)輸出)為l電平有效時，起到表示CPU從存儲器或I/O端口讀取信息的作用。 WR*的作用是寫入控制信號(三狀態(tài)、輸出)，使低電平有效。 如果啟用，表示CPU已將信息寫入內(nèi)存或I/O端口。 ALE的作用是地址鎖存已被授權(quán)且高電平有效。 如果有效，表示地址線上的地址信息有效。 BHE*的作用是，數(shù)據(jù)總線的高位8位輸出使能/狀態(tài)S7信號。 在總線周期T1時，數(shù)據(jù)總線的高位8位許可信號BHE中，低電平有效，有效時被允許通過

6、D15D8總線傳輸高位8位的數(shù)據(jù)。a，6，2.5雙總線是什么？說明在AD15AD0端子上雙總線的功能是如何實現(xiàn)的a :時分復用總線經(jīng)常稱為雙重總線，在某一時刻在總線上出現(xiàn)的是地址，在另一時刻在總線上出現(xiàn)的是數(shù)據(jù)和狀態(tài)(控制)信號。 8086CPU的AD15AD0端子是地址/數(shù)據(jù)復用端子。 在總線周期的T1時刻傳輸?shù)刂沸畔ⅲ诳偩€的T2、T3、TW、T4時刻傳輸數(shù)據(jù)信息。 試著說明2.68086的最小方式和最大方式的差異。 a:8086微處理器有兩種運行方式：最小方式8086提供系統(tǒng)所需的所有控制信號，構(gòu)成單處理器系統(tǒng)。 此時，將VCC (高電平)連接到MN/MX*線上。 在最大方式中，系統(tǒng)的總

7、線控制信號由專用總線控制器8288提供，構(gòu)成多處理器或協(xié)處理器系統(tǒng)。 此時，MN/MX*線接地。 a、7、7、7,2.6 8086讀周期的定時和寫周期的定時的差異是什么a :讀出動作和寫入動作的主要差異是DT/R*控制信號在讀出周期為低電平，在寫入周期為高電平，a、8， 讀周期中，RD*控制信號在T2T3的周期中低電平WR*信號總是為高電平(無效電平)，寫入周期中WR*控制信號在T2T3的周期中低電平，與此相對，RD*信號總是為高電平(無效電平)。 在a、9、讀周期中，數(shù)據(jù)信息一般出現(xiàn)在T2周期以后，但在雙總線AD0AD15上的地址信息的有效性和數(shù)據(jù)信息的有效性之間有很高的狀態(tài)。 AD0AD1

8、5上的數(shù)據(jù)必須在存儲器芯片(或I/O接口)的訪問時間之后出現(xiàn)。 另外一方面，在寫周期中，數(shù)據(jù)信息在雙重總線上地址總線剛變?yōu)橛行Ш髲腃PU發(fā)送，兩者間沒有高電阻狀態(tài)，在a、10、讀周期中，在T3周期中被訪問的存儲單元和I/O端口還將數(shù)據(jù)發(fā)送到數(shù)據(jù)總線此時，RD*控制信號有效地維持低電平。 在寫周期中，如果在T3周期中訪問的存儲單元或I/O端口無法檢索到數(shù)據(jù)總線上的數(shù)據(jù)，則必須在T3之后插入待機周期Tw，并且此時WR*控制信號仍處于有效l電平。 什么是a、11、2.8指令周期？ 什么是總線周期？ 什么是時鐘周期？ 說明三者的關(guān)系。 a :執(zhí)行指令所需的時間稱為指令周期，包括讀取指令、解碼、執(zhí)行指令

9、等操作所需的時間。命令周期CPU通過總線操作完成與內(nèi)部內(nèi)存或I/O接口之間的數(shù)據(jù)傳輸所需的時間。 總線周期CPUJ時鐘的重復周期被稱為時鐘周期，并且時鐘周期是CPU的時間基準。 時鐘周期的三種關(guān)系：時鐘周期是CPU的時間基準。 總線周期包括T1、T2、T3和T4中的至少四個時鐘周期，處于這些基本時鐘周期內(nèi)的總線狀態(tài)被稱為t狀態(tài)。 一個指令周期由一個或多個總線周期構(gòu)成。 另外，a、12、2、存儲器芯片的存儲容量由其地址線n和數(shù)據(jù)線數(shù)量決定： 2N的數(shù)據(jù)線數(shù)量。 3、存儲器芯片存儲器中的起始地址被稱為芯片的高端地址，在設計時確定分配，該芯片外地址線被完全解碼芯片的芯片選擇信號：芯片外地址線=CPU

10、地址線-芯片地址線，1，備忘錄第四章內(nèi)存接口的基本技術(shù)，基本知識a19a 15 a 14 a13 a 12a 11a10 a6 a5 a1a 11111111132 k16k 1k 51212816 k8k2k 1， a 13、5、在存儲器設計時確定存儲器芯片數(shù)的一般方法：如果現(xiàn)有的存儲器芯片的容量為LJ bit，則構(gòu)成容量為M N bit的存儲器所需的芯片數(shù)s為S=(M/L) (N/J )、6、8位微機應用系統(tǒng)中的存儲器設計點(2)對存儲器芯片分配地址；(3)各存儲器芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)連接，CPU的相應總線上連接的(4)用分配給存儲器芯片的地址，CPU未連接4、存儲器芯片的存儲

11、器地址范圍，由該芯片內(nèi)地址范圍和高端地址決定：高端地址的芯片內(nèi)地址范圍“”:連接的意思。a、14、7、16位微機的奇偶校驗體將1MB的存儲空間(00000HFFFFFH )分成2個部分，與偶數(shù)存儲體CPU的低位8位數(shù)據(jù)線D0D7連接，從A0開始切片，A0=0時選擇 CPU 同時選擇對應的單元，a、15、8、8086和奇偶存儲體的連接圖，在A0低電位下選擇偶數(shù)存儲體，輸入輸出該字的低位8比特的數(shù)據(jù) CPU的A1A19對應于奇偶存儲體的A0A18，同時對應于某個字、a、16、9、16位微機應用系統(tǒng)中的存儲器設計點(1)按預定請求選擇主芯片。 (2)按每個存儲器芯片并聯(lián)連接地址線、數(shù)據(jù)線、控制線，連

12、接到CPU的相應總線上的偶數(shù)存儲器芯片在A0上導通，數(shù)據(jù)線連接到CPU的D0D7上。 奇數(shù)存儲器芯片由BHE*柵極，數(shù)據(jù)線與CPU的D8D15連接。 (3)將存儲器芯片構(gòu)成為奇偶校驗組，并分配地址。 (4)通過分配給存儲器芯片的地址，實現(xiàn)CPU未連接的高位地址，并且通過對應的解碼器生成用于每芯片的芯片選擇信號，從而占用用于每芯片的不同地址段。 在存儲系統(tǒng)中配置了a、17、課題、4.1以下的芯片，每個芯片需要多少RAM芯片？ 需要將多少地址解碼為芯片外的地址呢？ 系統(tǒng)為20位地址線，采用全解碼方式。 (1)5124bRAM構(gòu)成16KB的存儲系統(tǒng)。 解：因為L=512，J=4，M=161024，N

13、=8 S=(161024/512) (8/4)=64，所以要配置所需的存儲系統(tǒng)，需要64個RAM芯片。 512位芯片需要9條地址線，在20位地址線的系統(tǒng)中，需要將11位地址作為片外地址進行解碼。 (2)10241bRAM構(gòu)成128KB的存儲系統(tǒng)。 解：略。 (3)2K4bRAM構(gòu)成64KB的存儲系統(tǒng)。 解：略。 (4)64K1bRAM構(gòu)成256KB的存儲系統(tǒng)。 解：略。 a、18、4.2現(xiàn)有內(nèi)存芯片容量為5124b，為了實現(xiàn)4KB的內(nèi)存容量，該芯片需要多少？一張需要多少條地址線？4KB的存儲系統(tǒng)需要多少條地址線？解L=512，解L=512 由于N=8 S=(41024/512) (8/4)=1

14、6，因此需要16個RAM芯片來配置所需的存儲系統(tǒng)。 512位芯片需要9條地址線。 4KB的存儲系統(tǒng)至少需要12條地址線。 4.3包括2732EPROM芯片的解碼電路，并且試圖計算該芯片的地址范圍和存儲容量，如圖4 a所示。 在圖中，解碼電路G2A*接地，并且G1連接到A14。 G2B*連接到“與門”的輸出端，僅在“與門”的輸入是A15A19，A15A19都是高電平的情況下，G2B*才在有效低電平，即A15A19是11111的情況下有效。 因此，僅在a14到a19為1111 11的情況下，74LS138解碼器才運行。 存儲器芯片的芯片選擇信號CS*連接到“與門”的輸出端。 “and”的輸入與解碼

15、器輸出Y6*、Y7*連接，如果Y6*為低電平，或Y7*為低電平，則CS*為有效低電平，存儲器芯片被選擇。 在Y6*為低電平的情況下A13A11為“110”，在Y3*為低電平的情況下A13A11為“111”。 也就是說，如果A13和A12為“11”，則選擇存儲器芯片。因為A11被認為已經(jīng)是芯片內(nèi)地址，所以該存儲器芯片的高端地址是A19A12。 根據(jù)上述分析，該高端地址是111111111111，即FFH。 另外，a、20、芯片2732中有12條地址線，對應的芯片內(nèi)的地址范圍是000HFFFH。 因此，圖中芯片2732運行的地址范圍為FF000H FFFFFH。 芯片Intel2732有12條地址

16、線，所以存儲容量為4KB。 4.4對于一個存儲系統(tǒng)，RAM和EPROM的存儲容量是多少，如圖4-2所示，內(nèi)存地址的分配范圍是多少？ a、21、解：芯片的存儲容量由地址線根數(shù)和數(shù)據(jù)線根數(shù)決定。 芯片RAM有11條地址線和8條數(shù)據(jù)線，其存儲容量為2KB。 芯片EPROM的地址線為12條，數(shù)據(jù)線為8條，對應的存儲容量為4KB。 芯片RAM中有11條地址線，對應的芯片內(nèi)地址范圍為000H7FFH。 芯片EPROM有12條地址線，對應的芯片上的地址范圍是000HFFFH。a、22、芯片的高端地址由該芯片的選擇解碼決定。 圖中解碼電路G2B*連接IO/M*，G1連接A19。 G2A*連接到“與門”的輸出端

17、，“與門”的輸入是A15A18，在A15A18都是高電平時，G2B*為有效低電平，即A15A18為1111時，G2B*有效。 因此，僅在A15A19為1111 1的情況下，74LS138解碼器才工作。 另外，芯片RAM的芯片選擇信號CS*連接到解碼器輸出Y1*，并且當Y1*為低電平并且CS*為有效低電平時，芯片RAM選擇。 Y1*為低電平時，A14A12為“001”。 可以看出芯片RAM的高端地址是1111 1001，即F9H。 因為F9H，所以RAM存儲器上的地址范圍為F9000H F97FFH。 RAM片內(nèi)的地址范圍為000H7FFH。 另外，a、23、F9H和芯片EPROM的芯片選擇信號CS*連接到解碼器輸出Y5*，并且當Y5*是低電平并且CS*是有效低電平時，芯片EPROM被選擇。 Y5*為低電平時，A14A12為“101”。 可以看出芯片EPROM的高端地址為1111 1101，即FDH。 另外，當EPROM、A15A19為1111 1時，74LS138解碼器工作。 因此，芯片EP