1、1,目錄,1、ADC是什么 2、背景、發(fā)展 3、現(xiàn)狀 4、發(fā)展方向 5、ADC的基本框架 6、Nyquist采樣定理 7、ADC的輸入輸出 8、ADC的性能參數(shù) 9、CMOS ADC 的結構 10、pipeline ADC 11、集成電路的設計方法,2,ADC是什么,ADC：模擬數(shù)字轉換器 模擬數(shù)字轉換器和數(shù)字模擬轉換器是模擬系統(tǒng)和數(shù)字系統(tǒng)之間的橋梁，是現(xiàn)代微電子數(shù)字通訊系統(tǒng)中非常重要的模塊。,3,背景、發(fā)展,隨著CMOS制作工藝的迅猛發(fā)展，越來越多的信號被移到數(shù)字領域來處理，從而達到降低成本，降低功耗，提高速度的目的。 這就使我們迫切需要一種低功耗、低電壓而且能夠用標準深亞微米技術實現(xiàn)的AD

2、C。,4,現(xiàn)狀,國內在高性能芯片的研究和設計方面還比較落后,這就造成了各種高性能芯片的巨大需求和國內芯片產(chǎn)業(yè)落后之間的巨大矛盾。而且,由于一些高端芯片產(chǎn)品受到國外的進口限制,這對我國國防現(xiàn)代化發(fā)展以及民用電子通信工業(yè)的發(fā)展非常不利。這就迫使我們必須自己研究設計出高速、高精度的模數(shù)轉換器。,5,發(fā)展方向,在未來,模數(shù)轉換芯片的主要發(fā)展方向是 1、高分辨率 2、高轉換速度 3、低功耗 4、單電源低電壓 5、單片化,6,高分辨率,高分辨率：目前分辨率最高可以達到 31 bit（TI公司的ADS1282）10bit及以上分辨率的A/D轉換電路，它所達到的精度超過了現(xiàn)在工藝能實現(xiàn)的最大電容匹配，所以必須

3、采用一定的校正措施。校正技術分為：,7,高轉換速度,A/D轉換電路的速度主要是受運放建立時間和比較器響應速度的影響。因此必須優(yōu)化單級電路的建立特性，提高運放的增益可以保證系統(tǒng)精度的同時確保運放的大寬帶、提高運放的壓擺率設計、壓擺區(qū)和線性建立區(qū)的合理分割等。目前國際上已經(jīng)產(chǎn)品化的 ADC 采樣速率最高可以達到 2.2GSPs（Maxiam公司的 MAX109）,8,矛盾與解決,在集成電路設計中，速度和精度兩者相互對立：如果追求高速度，就必須降低精度，比如 Maxiam 公司的MAX109，采樣速率達到 2.2 GSPs，但分辨率只有 8bit；如果追求高精度，就必須降低速度，如 TI 公司的 A

4、DS1282，分辨率達到 31 bit，但采樣速率只有 4KSPs；然而最常見的情況是根據(jù)不同的應用在兩者之間進行折中。 我國從 70 年代開始研制 ADC，至今已經(jīng)有 8 bit、10 bit、12 bit、14 bit 的 ADC產(chǎn)品，但產(chǎn)品性能還遠遠達不到高端應用的要求，與國外水平相差甚遠；高端 ADC還處于高校和研究所的研究開發(fā)階段。,9,低功耗、低電壓、單片化,單元電路的一些優(yōu)化設計也可以降低功耗，如動態(tài)偏置、開關電容動態(tài)共模反饋以及動態(tài)比較器等。低電壓是現(xiàn)在應用發(fā)展的一個趨勢，主要有運放的rail-to-rail設計、模擬開關的電壓自舉等方法。,10,ADC的基本框架,11,Nyq

5、uist 采樣定理,Nyquist 采樣定理: 其中， 是輸入信號的頻率 是采樣頻率 被采樣的信號只有在滿足采樣定理的情況下,才能夠被重構還原。,12,ADC的輸入輸出,下圖是3位ADC的理想輸入輸出曲線。,13,ADC的性能參數(shù),ADC 的性能參數(shù)主要有： 分辨率（Resolution） 微分非線性（Differential Nonlinearity簡稱 DNL） 積分非線性（Integral Nonlinearity 簡稱 INL） 失調誤差 增益誤差 信噪比（Signal to Noise Ratio） 無雜散動態(tài)范圍（Spurious Free Dynamic Range 簡稱 SFD

6、R） 總諧波失真（Total Harmonic Distortion，THD） 轉換速度,14,分辨率（Resolution）,ADC的分辨率是指轉換器所能分辨的最小量化信號的能力。對于一個二進制N位分辨率的ADC,假設滿擺幅的輸入范圍為 ,所能分辨的最小電平則為 同時,分辨率通常隨著噪聲和非線性的增加而下降,因此,描述ADC真正的分辨率還應包括噪聲和非線性。,15,微分非線性誤差（DNL）,16,積分非線性誤差（INL）,17,失調誤差,失調誤差：零輸入時轉換器輸入輸出特性曲線的偏移。,18,增益誤差,增益誤差：滿量程輸出時，實際的模擬輸入信號和理想的模擬輸入信號間的差值。增益誤差使傳輸特性

7、曲線繞坐標原點相對于理想特性曲線發(fā)生了一定角度的偏移。,19,信噪比,信噪比指輸出信號功耗和噪聲功耗間的比值，用表示。 其中，信號是指頻譜圖中基波分量的有效值，噪聲總能量信號能量和諧波的能量。理想的噪聲主要來自量化噪聲。對于正弦輸入信號，信噪比的理論最大值為： 其中，N是ADC的位數(shù)。,20,信噪失真比,信噪失真比：基本的信號功耗與所有諧波失真，混疊諧波以及所有的噪聲功耗之和的比值。它是衡量模數(shù)轉換器最重要的指標。與輸入信號頻率、幅度等因素有關。,21,無雜散動態(tài)范圍,22,總諧波失真（Total Harmonic Distortion）,總諧波失真：整個頻帶中各次諧波的功率之和。,23,轉換

8、速度,轉換速度是指 ADC 每秒將輸入的模擬信號轉換成數(shù)字信號的次數(shù)，其單位為 ksps 或 Msps（kilo/Million Samples per Second）。,24,CMOS ADC 的結構,CMOS ADC 的結構有很多種，其中主要包括 Flash ADC 兩步式ADC 逐次逼近型ADC -ADC Pipeline ADC,25,Flash ADC 的基本架構以及工作原理,全并行ADC（Flash ADC）原理： 假如一個n位的全并行結構ADC，通常是由 個并行比較器， 個參考電壓及二進制譯碼電路組成?；鶞书g隔是 即一個LSB。每一個比較器對輸入信號進行采樣，并把輸入信號與相對應

9、的參考電壓相比較，后將比較結果輸入到優(yōu)先編碼的編碼電路進行編碼，最終輸出N位的二進制編碼。,26,Flash A/D轉換器結構圖,全并行A/D轉換器結構圖 3bit FlashADC 的基本框架,27,Flash ADC優(yōu)缺點,全并行結構的ADC實現(xiàn)一次轉換只需要整個電路比較一次,所以其轉換速率非常快。 但對于一個n位的全并行結構ADC,它需要 個并行比較器和參考電壓,隨著ADC位數(shù)的提高,其電路復雜程度會隨著指數(shù)上升。因此,這種結構主要用來設計高速、中低分辨率（6bit）的ADC。,28,兩步式模數(shù)轉換器,兩步式模數(shù)轉換器是由一個兩級位數(shù)相同的Flash ADC(分別用于高位和低位量化)。一

10、個D/A轉換器和一個減法器構成。 兩步式模數(shù)轉換器的工作原理為: 第一步,采樣保持電路輸入信號,在保持階段,第一個Flash ADC對輸入信號進行量化,產(chǎn)生高位的數(shù)據(jù),然后這個數(shù)據(jù)通過一個D/A轉換器轉換回模擬量,并與輸入的模擬信號相減。 第二步,相減所得的余量被送入第二季Flash ADC中進行量化,并產(chǎn)生低位的數(shù)據(jù)。 最終的輸出結果是由高位的數(shù)據(jù)和低位的數(shù)據(jù)組合而成。,29,兩步式A/D轉換器結構圖,30,兩步式模數(shù)轉換器的優(yōu)缺點,兩步式ADC的轉換時間比全并行ADC的轉換時間長,但相對于其他結構的ADC而言,還是非?？斓摹?對于一個n位分辨率的模數(shù)轉換器,兩步式ADC只需要 個比較器,這

11、遠遠少于全并行ADC所需要的比較器。大大節(jié)省了芯片的功耗和面積。 與全并行ADC相比,兩步式ADC還增加了一個DAC和一個減法器。這樣可以在減法器后面增加一個剩余信號放大器以避免過小的剩余信號,通常選擇增益為 的運算放大器來簡化設計,這樣做的好處可以使兩個并行轉換器共用相同的參考電壓。,31,逐次逼近型ADC,逐次逼近型ADC也被稱為二進制搜索ADC,它是用一個高速高精度的比較器將模擬輸入信號與前一次得到的模數(shù)轉換結果通過DAC后的輸出相比較,以此來得到從MSB到LSB的每一位。逐次逼近型ADC除了需要一個比較器外,還要包含一個采樣保持電路、一個逐次逼近寄存器(SAR)和一個數(shù)模轉換器(DAC

12、)。逐次逼近型ADC的結構如下圖所示。,32,逐次逼近型ADC結構圖,33,逐次逼近型ADC的適用系統(tǒng),逐次逼近型ADC的轉換周期是從采樣模擬信號開始的,采樣值與DAC初始化輸出結果相減,輸出的差被比較器量化,該比較器通過輸出的結果指示SAR增加還是減小DAC的輸出,然后輸入采樣減去新的DAC輸出,該過程一直重復,直到滿足所要求的精度為止。 逐次逼近型ADC完成n位數(shù)字轉換需要N個時鐘周期來完成。因此,當分辨率提高時,轉換器的速度就會相應的降低。 逐次逼近型ADC的靜態(tài)誤差會受到DAC線性度的限制,通過校準或者微調DAC可以獲得非常高的分辨率。 因此逐次逼近型ADC常用于高分辨率、低速的系統(tǒng)及

13、設備。,34,-ADC,-ADC線性度很高,但同時對器件的匹配要求不高。-ADC通常由一個積分器、一個比較器、一個1位的DAC和一個數(shù)字濾波器構成,其結構如下圖。-ADC首先將輸入信號與DAC輸出相減得到一個差值,這個差值通過積分器積分,得到的電壓值通過比較器與基準電壓進行比較,從而得到一位數(shù)字輸出。然后,這個數(shù)字量作為DAC的輸入進入下一個轉換周期。,35,-型ADC結構圖,36,-ADC的優(yōu)缺點及應用,-ADC實際上是以最低的分辨率(l位)來實現(xiàn)模擬信號的數(shù)字化。為了提高分辨率,要再對比較器的輸出進行數(shù)字濾波。它的最高分辨率現(xiàn)在可以達到24位,但這卻是以犧牲速度換取的。每輸出一次完整的結果

14、,都需要對輸入信號采樣很多次。 -ADC的特點是模擬電路的比例小,對模擬電路的要求降低,結構比較簡單。-ADC現(xiàn)在主要是應用在音頻、圖像處理和ADSL通信等領域。,37,pipeline,pipeline ADC的系統(tǒng)結構示意圖 pipeline ADC的基本單元 Pipeline ADC（1bit） Pipeline ADC（1.5bit） Pipeline ADC 的優(yōu)缺點,38,Pipeline ADC的系統(tǒng)結構示意圖,39,pipeline ADC的基本單元,采樣保持電路（S/H） 子電路 電路（乘法數(shù)模轉換器） 誤差校正電路 基準源 時鐘電路 數(shù)字編碼電路,40,采樣保持電路,采樣保

15、持電路,41,采樣開關,42,三種機制產(chǎn)生誤差,1、溝道電荷注入 2、時鐘饋通 3、KT/C噪聲,43,溝道電荷注入,44,時鐘饋通,45,KT/C噪聲,46,誤差的消除,以上誤差的存在，對于高速高精度 Pipeline ADC 來說是很不利的，因此需要采取一定措施來減小。 減小電荷注入效應和時鐘饋通效應引起的誤差的方法有很多種，用得較多的有兩種：采用虛擬開關和采用全差分采樣電路。 虛擬開關將溝道電荷和時鐘饋通引起的電荷變化用另一晶體管來消除； 差分電路將這些誤差轉換為共模干擾來減小其影響，但需要系統(tǒng)有較高的共模抑制比和使 KT/C 噪聲增加到原來的兩倍，這可以通過增加采樣電容大小來減小，但會

16、增加功耗。,47,子電路示意圖,48,子電路的組成,參考電壓發(fā)生器 比較器 編碼電路,49,參考電壓發(fā)生器,基準源 分壓電路,50,比較器,使用開環(huán)運算放大器作為比較器 采用前置放大器+鎖存放大器的預放大鎖存比較器 直接采用鎖存比較器,51,預放大鎖存比較器,52,比較器的誤差,比較器的主要誤差為失調和噪聲。 其中失調主要是鎖存放大器中元件的不匹配造成的，特別是動態(tài)鎖存器，其失調很容易達到 100mV 左右。 噪聲方面主要有回饋噪聲和熱噪聲?；仞佋肼暿侵赣捎诒容^器輸出端的電壓的快速變化通過寄生電容耦合到輸入端，使得輸入信號產(chǎn)生較大的毛刺，這些毛刺即為回饋噪聲。它可以通過將輸出與輸入進行隔離來降

17、低耦合作用來削弱。,53,MDAC 電路,54,誤差校正電路,誤差校正電路主要有模擬誤差校正電路和數(shù)字誤差校正兩種。 模擬誤差校正往往采用模擬輔助電路（一般為運放）來對誤差進行存儲和校正，這種方法由于加入了運放，因此會較明顯地增加功耗，而且模擬輔助電路由于本身的非理想因素，也可能會引入新的誤差。當設計不合理時，最終誤差可能會比沒有加入模擬誤差校正前還大。,55,誤差校正電路,數(shù)字誤差校正又有冗余位數(shù)字誤差校正和數(shù)字后臺誤差校正兩種校正方法，它采用數(shù)字電路實現(xiàn)，使得其功耗相比于模擬誤差校正大大降低。 數(shù)字誤差校正電路可以在一定范圍內校正比較器失調產(chǎn)生的誤差、MDAC 的級間增益誤差、電容失配引起

18、的誤差等誤差，可以提高系統(tǒng)線性度。 在如今的高精度Pipeline ADC 系統(tǒng)中數(shù)字誤差校正電路已經(jīng)成為一個不可缺少的組成部分。,56,普通 2 位子 ADC 的傳輸特性曲線,57,有冗余位校正的 2 位子 ADC 的傳輸特性曲線,58,Pipeline ADC（1bit）,下圖1是一個每級分辨率是 1 位的 Pipeline ADC 結構圖。這種 N 位 ADC由 N 級構成，每一級由一個比較器和一個采樣保持電路構成。Pipeline ADC 的每一級結構都是相同的。第 i 級的輸入為前一級的輸出 ，在下一個時鐘到來后第 i 級將輸入電壓與 0 電壓比較，比較器的輸出結果既是轉換結果的第

19、i 位。此外，電壓 乘 2 再根據(jù)比較器的輸出是高是低分別減去或加上基準電壓 。Pipeline ADC 的每一級的運算表達式如下： 其中 定義為： 時 ； 時 ；其每一級的傳輸曲線可以用圖2表示（圖中的輸入輸出是以 歸一化的）：,59,圖1 Pipeline ADC 的結構圖,60,Stage i 的傳輸曲線,61,Pipeline ADC（1.5bit）,1.5bit結構圖,62,可以看到它由兩個比較器、一個 DAC、一個采樣保持電路構成。兩個比較器將 Vi分成 3 段， 分別對應比較器的三種輸出 00、01、11。 DAC 根據(jù)比較器輸出的編碼來選擇輸出的電壓值， 當比較器輸出 00，即 當比較器輸出 01，即 當比較器輸出 11，即,工作原理,63,工作原理,最終，