1、1,存儲(chǔ)容量 = 字?jǐn)?shù) * 字長(zhǎng)。一個(gè)存儲(chǔ)芯片的容量總是有限的。要組成一個(gè)容量和一定字長(zhǎng)存儲(chǔ)器，必須利用多個(gè)芯片進(jìn)行有機(jī)組合，得到存儲(chǔ)器的要求的容量。用存儲(chǔ)芯片構(gòu)成一個(gè)存儲(chǔ)器傳統(tǒng)的方法主要有：位擴(kuò)展法、字?jǐn)U展法和字位同時(shí)擴(kuò)展法。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器擴(kuò)展及與cpu的連接,2,1、位擴(kuò)展 例：現(xiàn)有芯片：64K*1，欲組成：64K*8的存儲(chǔ)器 解：要求連接四根線：地址線A，數(shù)據(jù)線D，片選線CS，和讀寫線WE，連接如下：,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器擴(kuò)展,D0 WE 64K*1 CS A0A1.A15,D1 WE 64K*1 CS A0A1.A15,D7 WE 64K*1 C

2、S A0A1.A15,WE D7 D1 D0,A0 A1 A15 CS,3,2、字?jǐn)U充 例：現(xiàn)有芯片：16K*8，欲組成：64K*8的存儲(chǔ)器，如下圖,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器擴(kuò)展,D0D7 WE 16K*8 CS A0A1.A13,D0D7 WE 16K*8 CS A0A1.A13,D0D7 WE 16K*8 CS A0A1.A13,WE D7 D0,A0 A1 A13,CS0,CS1,CS3,4,存儲(chǔ)器的擴(kuò)展之字?jǐn)U展（續(xù)） 分析： 1) 在字、位擴(kuò)展中，CS如何連接？ 2) 在片內(nèi)地址線的連接中，所有A0腳連在一起，所有A1腳連一起，所有An腳連一起，目的何在？ 3) 字和位同時(shí)

3、擴(kuò)展時(shí)，是先解決字?jǐn)U展？還是先解決位擴(kuò)展？ 分析的目的，在于找到規(guī)律，得到規(guī)律反過(guò)來(lái)又對(duì)實(shí)踐有指導(dǎo)意義。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器擴(kuò)展,5,存儲(chǔ)器的擴(kuò)展（續(xù)） 3、字、位同時(shí)擴(kuò)展 例：現(xiàn)有芯片：16K*4，欲組成：64K*8的存儲(chǔ)器 分析：16K*4 16K * 8 64K * 8 2片 4組 于是從分析得到：位擴(kuò)展兩芯片CS連一起，4組字?jǐn)U展CS要分開。如下，存儲(chǔ)器的示意圖。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器擴(kuò)展,6,存儲(chǔ)器的擴(kuò)展之字位同時(shí)擴(kuò)展（續(xù)）,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器擴(kuò)展,字和位同時(shí)擴(kuò)展舉例,7,1 RAM芯片與CPU接口特性 各種RAM芯片主要有下列幾類

4、外部接口信號(hào)線： 地址線Ai 數(shù)據(jù)線Di 片選線CE或CS 讀/寫控制線WE或WE/OE 電源線Vcc+5V，工作電源 GND地,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,8,存儲(chǔ)器與CPU的連接之RAM芯片與CPU接口特性（續(xù)） 連接方法： 1) 低位地址線、數(shù)據(jù)線、電源線（不要求）直接相連 2) 高位地址線；全譯碼方式，高位地址線經(jīng)譯碼后產(chǎn)生片選信號(hào)CS；線譯碼方式，除片內(nèi)尋址外的高位地址線直接分別連至各個(gè)芯片的片選端CS。 3) 控制總線組合形成讀/寫控制線WE或WE/OE,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,9,存儲(chǔ)器與CPU的連接（續(xù)） 2 ROM芯片與CP

5、U的接口特性 各種ROM芯片的外部接口信號(hào)線主要有： 地址線Ai 數(shù)據(jù)線Di 片選線CE或CS 讀/寫控制線OE 電源線Vcc+5V，工作電源 GND地 Vpp編程電源,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,10,存儲(chǔ)器與CPU的連接之ROM芯片與CPU的接口特性（續(xù)） 連接方法： 1) 低位地址線、數(shù)據(jù)線、電源線（不要求）直接相連 2) 高位地址線；全譯碼方式，高位地址線經(jīng)譯碼后產(chǎn)生片選信號(hào)CS；線譯碼方式，除片內(nèi)尋址外的高位地址線直接分別連至各個(gè)芯片的片選端CS。 3) 控制總線組合形成輸出允許信號(hào)OE。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,11,存儲(chǔ)器與CP

6、U的連接（續(xù)） 3 存儲(chǔ)器與CPU連接舉例 題1：CPU有16根地址線(A15 - A0)，8根數(shù)據(jù)線(D7 - D0)，MREQ作訪問(wèn)存儲(chǔ)器的控制電平（低電平有效），WE作為讀寫控制電平（WE=0時(shí)，寫允許；WE=1時(shí)，讀允許）?，F(xiàn)有芯片：2114(1K*4)，要擴(kuò)展成2KB內(nèi)存，地址范圍為2000H - 27FFH，片選信號(hào)由74LS138(3-8譯碼器)采用全譯碼方式進(jìn)行。 1)試畫出CPU與3-8譯碼器及存儲(chǔ)芯片的連接。 如下圖：,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,12,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 解：所需片數(shù) = (M*N) / (m*n)

7、= (2K*8) / (1K*4) = 4片 見下頁(yè)圖。,第三章 存儲(chǔ)系統(tǒng) 3.3 .4存儲(chǔ)器與CPU的連接,13,MERQ A12 A11 A10 A9-A0 CPU D3D0 D7D4 WE,A9-A0 2114 1K*4 CS D3-D0,A9-A0 2114 1K*4 CS D7-D4,A9-A0 2114 1K*4 CS D3-D0,A9-A0 2114 1K*4 CS D7-D4,Y7 3-8 C Y1 B Y0 A,14,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 分析： A12A11A10A09 A0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0

8、0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 (2) 試畫出Y3，Y4，Y7的地址范圍 Y3 Y4 Y7,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,15,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 題2：條件同上，現(xiàn)有芯片：1K*4(RAM)，4K*8(RAM)，2K*8(ROM)以及3-8譯碼器，試畫出CPU與存儲(chǔ)器連接。 要求： (1) 主存地址分配如下： 6000H - 67FFH 為系統(tǒng)程序區(qū) 6800H - 6BFFH 為用戶工作區(qū) (2) 合理選擇芯片，說(shuō)明各選幾片？ (3) 詳細(xì)畫出存儲(chǔ)器的片選邏輯。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的

9、連接,16,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 解：選片：ROM 2K*8 1片；RAM 1K*4 2片。 詳見下圖。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,17,NREQ A14 A15 A13 A12 A11 A10 A9-A0 CPU D7D0 WE RD,A10 A9-A0 2K*8 OE ROM D7-D0,A9-A0 1K*4 WE RAM D3-D0,A9-A0 1K*4 WE RAM D7-D4,8,8,4,4,G1 G2A非 G2B非 C B A,Y4,Y5,18,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 分析： A13A12A11A1

10、0 A0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,2K(ROM),2K(RAM),19,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 題3：條件同上。 現(xiàn)有芯片：1K*4(RAM)，4K*8(RAM)，2K*8(ROM) (1) 主存空間分配如下： A000H - A7FFH為系統(tǒng)程序區(qū) A800H - ABFFH為用戶工作

11、區(qū) (2) 采用全譯碼方式，試畫出存儲(chǔ)器與CPU及3-8譯碼器連接。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,20,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 詳見下圖。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,21,NREQ A14 A15 A13 A12 A11 A10 A9-A0 CPU D7D0 WE RD,A10 A9-A0 2K*8 OE ROM D7-D0,A9-A0 1K*4 WE RAM D3-D0,A9-A0 1K*4 WE RAM D7-D4,8,8,4,4,G2A G1 G2B C B A,Y4,Y5,22,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與

12、CPU連接舉例（續(xù)） 題4：有四片2K*8芯片，用線選法構(gòu)成8K*8存儲(chǔ)器，設(shè)地址總線有20位（A19 - A0）。 見下頁(yè)圖。,第三章 存儲(chǔ)系統(tǒng) 3.3.4 存儲(chǔ)器與CPU的連接,23,未用 0 0 0 0,A19 A15A14A13A12A11A10 A0,選0#芯片：07000H077FFH,選1#芯片：06800H06FFFH,選2#芯片：05800H05FFFH,選3#芯片：03800H03FFFH,A14 A13 A12 A11 A10-A0 CPU D7D0 WE,A10-A0 2K*8 WE D7-D0,A10-A0 2K*8 WE D7-D0,A10-A0 2K*8 WE D

13、7-D0,A10-A0 2K*8 WE D7-D0,24,存儲(chǔ)器與CPU的連接之存儲(chǔ)器與CPU連接舉例（續(xù)） 線選法的優(yōu)點(diǎn)是不需要譯碼器，線路簡(jiǎn)單，選擇芯片不需外加邏輯電路。存在問(wèn)題：線選法不能充分利用系統(tǒng)的存儲(chǔ)空間，且把址空間分成了相互隔離的區(qū)域，給編程帶來(lái)一定困難。,第三章 存儲(chǔ)系統(tǒng) 3.3 存儲(chǔ)器與CPU的連接,25,存儲(chǔ)器與CPU的連接（續(xù)） 3.3.3 動(dòng)態(tài)存儲(chǔ)器DRAM刷新 1、刷新間隔 每隔多少時(shí)間進(jìn)行一次刷新操作，主要根據(jù)柵極電容電荷的泄放速度來(lái)決定。假設(shè)柵極電容為C，其兩端電壓為u，電荷Q=C*u。泄露電流I = Q/t = C*u/ t，泄露時(shí)間t = C*u/I 若C =

14、 0.2pF，電容允許電壓變化u = 1V，泄露電流I = 0.1nA，所以， t = 0.2 * 10-12 * (0.1 * 10-3 * 10-6)-1 = 2 * 10-3S = 2ms 由此得出，一般動(dòng)態(tài)MOS存儲(chǔ)器每隔2ms必須進(jìn)行一次刷新，稱做刷新最大周期。,第三章 存儲(chǔ)系統(tǒng) 3.3 存儲(chǔ)器與CPU的連接,26,存儲(chǔ)器與CPU的連接之動(dòng)態(tài)存儲(chǔ)器DRAM刷新（續(xù)） 2、刷新方式 對(duì)整個(gè)存儲(chǔ)器來(lái)說(shuō)，各存儲(chǔ)芯片可以同時(shí)刷新。對(duì)每塊芯片來(lái)說(shuō)，則是按行刷新，每次刷新一行，所需要時(shí)間為一個(gè)刷新周期。若DRAM為128*128，則在2ms之中至少安排128個(gè)刷新周期。 一般有三種典型的刷新方式

15、。,第三章 存儲(chǔ)系統(tǒng) 3.3 存儲(chǔ)器與CPU的連接,27,存儲(chǔ)器與CPU的連接之動(dòng)態(tài)存儲(chǔ)器DRAM刷新（續(xù)） (1) 集中式刷新。在允許的最大刷新間隔2ms內(nèi)，按照存儲(chǔ)器容量大小集中安排刷新時(shí)間，此刻要停止讀/寫操作。如果對(duì)16384位的矩陣(128*128)進(jìn)行刷新。該存儲(chǔ)器的存取周期為500ns。,第三章 存儲(chǔ)系統(tǒng) 3.3 存儲(chǔ)器與CPU的連接,R/W R/W R/W 刷新 刷新,讀/寫操作,刷新 共128T，64us,2ms,28,存儲(chǔ)器與CPU的連接之動(dòng)態(tài)存儲(chǔ)器DRAM刷新（續(xù)） (2) 分散式刷新。把系統(tǒng)的存取周期分成兩部分。前部分時(shí)間進(jìn)行讀/寫或處于保持狀態(tài)。后部分時(shí)間進(jìn)行刷新，在

16、一個(gè)周期內(nèi)刷新單元矩陣的一行。對(duì)128*128矩陣，則需要128個(gè)周期后才能把全部單元刷新完畢。如果芯片的存取時(shí)間是500ns，那么機(jī)器的存取周期應(yīng)安排兩倍的時(shí)間即1us。這種方式的安排如圖：,第三章 存儲(chǔ)系統(tǒng) 3.3 存儲(chǔ)器與CPU的連接,R/W 刷新 R/W 刷新 R/W 刷新 R/W 刷新 R/W 刷新,周期0 周期1 周期2 周期126 周期127,存取周期,刷新間隔128us,29,存儲(chǔ)器與CPU的連接之動(dòng)態(tài)存儲(chǔ)器DRAM刷新（續(xù)） (3) 異步式刷新 采取2ms內(nèi)分散地反128行刷新一遍，那么對(duì)于每一行平均刷新的時(shí)間間隔為2ms/128=15.625us，取15.6us提出一次刷新請(qǐng)求。 提出刷新請(qǐng)求時(shí)，有可能CPU正在訪存，可待至CPU交出控制權(quán)后，再安排刷新周期，所以稱異步刷新方式。而在刷新時(shí)間內(nèi)把讀/寫操作封鎖。這樣，對(duì)每行單元的刷新間隔仍為2ms。但對(duì)分散式刷新而言，它減少了刷新次數(shù)；對(duì)集中方式來(lái)說(shuō)，主機(jī)的“死區(qū)”又縮短很多。因此，這種方式使用得比較多。,第三章