1、流水線技術(shù)原理和Verilog HDL實(shí)現(xiàn)所謂流水線處理，如同生產(chǎn)裝配線一樣，將操作執(zhí)行工作量分成若干個(gè)時(shí)間上均衡的操作段，從流水線的起點(diǎn)連續(xù)地輸入，流水線的各操作段以重疊方式執(zhí)行。這使得操作執(zhí)行速度只與流水線輸入的速度有關(guān)，而與處理所需的時(shí)間無(wú)關(guān)。這樣，在理想的流水操作狀態(tài)下，其運(yùn)行效率很高。 如果某個(gè)設(shè)計(jì)的處理流程分為若干步驟，而且整個(gè)數(shù)據(jù)處理是單流向的，即沒(méi)有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以采用流水線設(shè)計(jì)方法來(lái)提高系統(tǒng)的工作頻率。 下面用8位全加器作為實(shí)例，分別列舉了非流水線方法、2級(jí)流水線方法和4級(jí)流水線方法。（1）非流水線實(shí)現(xiàn)方式module adder_

2、8bits(din_1, clk, cin, dout, din_2, cout); input 7:0 din_1; input clk; input cin; output 7:0 dout; input 7:0 din_2; output cout; reg 7:0 dout; reg cout; always (posedge clk) begincout,dout = din_1 + din_2 + cin; endendmodule（2）2級(jí)流水線實(shí)現(xiàn)方式：module adder_4bits_2steps(cin_a, cin_b, cin, clk, cout, sum); i

3、nput 7:0 cin_a; input 7:0 cin_b; input cin; input clk; output cout; output 7:0 sum; reg cout; reg cout_temp; reg 7:0 sum; reg 3:0 sum_temp; always (posedge clk) begincout_temp,sum_temp = cin_a3:0 + cin_b3:0 + cin; end always (posedge clk) begincout,sum = 1b0,cin_a7:4 + 1b0,cin_b7:4 + cout_temp, sum_

4、temp; endendmodule注意：這里在always塊內(nèi)只能用阻塞賦值方式，否則會(huì)出現(xiàn)邏輯上的錯(cuò)誤?。?）4級(jí)流水線實(shí)現(xiàn)方式：module adder_8bits_4steps(cin_a, cin_b, c_in, clk, c_out, sum_out); input 7:0 cin_a; input 7:0 cin_b; input c_in; input clk; output c_out; output 7:0 sum_out; reg c_out; reg c_out_t1, c_out_t2, c_out_t3; reg 7:0 sum_out; reg 1:0 sum_

5、out_t1; reg 3:0 sum_out_t2; reg 5:0 sum_out_t3; always (posedge clk) beginc_out_t1, sum_out_t1 = 1b0, cin_a1:0 + 1b0, cin_b1:0 + c_in; end always (posedge clk) beginc_out_t2, sum_out_t2 = 1b0, cin_a3:2 + 1b0, cin_b3:2 + c_out_t1, sum_out_t1; end always (posedge clk) beginc_out_t3, sum_out_t3 = 1b0,

6、cin_a5:4 + 1b0, cin_b5:4 + c_out_t2, sum_out_t2; end always (posedge clk) beginc_out, sum_out = 1b0, cin_a7:6 + 1b0, cin_b7:6 + c_out_t3, sum_out_t3; endendmodule總結(jié)：利用流水線的設(shè)計(jì)方法，可大大提高系統(tǒng)的工作速度。這種方法可廣泛運(yùn)用于各種設(shè)計(jì)，特別是大型的、對(duì)速度要求較高的系統(tǒng)設(shè)計(jì)。雖然采用流水線會(huì)增大資源的使用，但是它可降低寄存器間的傳播延時(shí)，保證系統(tǒng)維持高的系統(tǒng)時(shí)鐘速度。在實(shí)際應(yīng)用中，考慮到資源的使用和速度的要求，可以根據(jù)實(shí)際情

7、況來(lái)選擇流水線的級(jí)數(shù)以滿足設(shè)計(jì)需要。 這是一種典型的以面積換速度的設(shè)計(jì)方法。這里的“面積”主要是指設(shè)計(jì)所占用的FPGA邏輯資源數(shù)目，即利用所消耗的觸發(fā)器（FF）和查找表（LUT）來(lái)衡量?！八俣取笔侵冈谛酒戏€(wěn)定運(yùn)行時(shí)所能達(dá)到的最高頻率。面積和速度這兩個(gè)指標(biāo)始終貫穿著FPGA的設(shè)計(jì)，是設(shè)計(jì)質(zhì)量評(píng)價(jià)的最終標(biāo)準(zhǔn)。Verilog語(yǔ)言實(shí)現(xiàn)流水線設(shè)計(jì)四位全加器，在此舉例說(shuō)明流水線算法的思想moduleadd4v(a,b,ci,s,co);input3:0a;input3:0b;inputci;output3:0s;outputco;wire3:0carry;functionfa_s(inputa,inpu

8、tb,inputci);fa_s=abci;endfunctionfunctionfa_c(inputa,inputb,inputci);fa_c=a&b|a&ci|b&ci;endfunctionassigns0=fa_s(a0,b0,ci);assigncarry0=fa_c(a0,b0,ci);assigns1=fa_s(a1,b1,carry0);assigncarry1=fa_c(a1,b1,carry0);assigns2=fa_s(a2,b2,carry1);assigncarry2=fa_c(a2,b2,carry1);assigns3=fa_s(a3,b3,carry2);assignco=fa_c(a3,b3,carry2);endmodule以下內(nèi)容為testbenchmoduleadd4v_t