1、IC測(cè)試儀及其配套軟件測(cè)試方案一、軟件調(diào)試二、軟硬件通信測(cè)試方案三、測(cè)試儀功能測(cè)試方案電子科技大學(xué)2007年7月一、軟件調(diào)試測(cè)試儀軟件是基于VC+6.0設(shè)計(jì)生成的基于Windows 2000的視窗軟件平臺(tái)，其大部分功能可在與硬件無(wú)關(guān)的條件下，在VC+6.0內(nèi)調(diào)試，部分功能需與測(cè)試儀硬件結(jié)合進(jìn)行調(diào)試。11 界面調(diào)試1. 參數(shù)軟件調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：集成pattern編輯器，可按與TR6010兼容的pattern的書寫格式錄入pattern，非法錄入時(shí)有信息提示，錄入過(guò)程中可隨時(shí)存儲(chǔ)為project.ptn文件。調(diào)試手段：軟件調(diào)試。2. 測(cè)試程序設(shè)置界面，分測(cè)試儀資源設(shè)置和測(cè)試程序生成部

2、分。 測(cè)試儀資源設(shè)置部分調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：集成資源設(shè)置圖形窗口，完成原TR6010對(duì)不同測(cè)試bin的測(cè)試模式設(shè)置、測(cè)試時(shí)間設(shè)置、通道設(shè)置、電平位移設(shè)置（Vih、Vil、Voh、Vol設(shè)置）、PMU設(shè)置（relay設(shè)置、force設(shè)置、measure設(shè)置）等，并可存儲(chǔ)為project.test； 測(cè)試程序生成部分調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：集成編譯系統(tǒng)，讀取project.test及project.ptn文件，生成對(duì)應(yīng)于測(cè)試儀的測(cè)試指令程序g。3. 生產(chǎn)界面，分待測(cè)項(xiàng)目選擇、待測(cè)項(xiàng)目運(yùn)行、芯片測(cè)試狀態(tài)實(shí)時(shí)顯示部分。 待測(cè)項(xiàng)目選擇調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：能

3、在用戶指定的目錄下選定待測(cè)項(xiàng)目。 待測(cè)項(xiàng)目運(yùn)行調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：調(diào)用PCI通信系統(tǒng)，將待測(cè)項(xiàng)目指令程序下載至測(cè)試儀，調(diào)用RS232通信系統(tǒng)，獲取prober狀態(tài)，為測(cè)試控制函數(shù)（見第2節(jié)）提供測(cè)試儀是否運(yùn)行測(cè)試程序的控制標(biāo)志。 芯片測(cè)試狀態(tài)實(shí)時(shí)顯示調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：對(duì)讀回的測(cè)試結(jié)果進(jìn)行譯碼，實(shí)時(shí)顯示測(cè)試結(jié)果，存儲(chǔ)設(shè)計(jì)結(jié)果；生成統(tǒng)計(jì)報(bào)告文件、map文件、位圖文件。4. 報(bào)表輸出界面調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：選擇并顯示測(cè)試報(bào)告文件、map文件及位圖文件。5. 幫助界面調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：集成簡(jiǎn)單的軟件操作說(shuō)明頁(yè)面。6. 定位回測(cè)界面調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)

4、：具體功能實(shí)現(xiàn)在第一階段中暫不涉及，僅設(shè)計(jì)基本界面。12 后臺(tái)函數(shù)調(diào)試1. 測(cè)試控制函數(shù)調(diào)試手段：軟件調(diào)試。調(diào)試目標(biāo)：通過(guò)調(diào)用PCI通信函數(shù)、RS232通信函數(shù)，獲得相應(yīng)的控制字，完成測(cè)試儀與PC的數(shù)據(jù)交互，以及測(cè)試儀與prober的協(xié)調(diào)控制。2. PCI通信函數(shù)調(diào)試手段：軟硬件調(diào)試。調(diào)試目標(biāo)：對(duì)測(cè)試儀進(jìn)行寫操作，下載測(cè)試項(xiàng)目程序，返回標(biāo)志字至測(cè)試控制函數(shù)；對(duì)測(cè)試儀進(jìn)行讀操作，讀回測(cè)試結(jié)果，返回標(biāo)志字至測(cè)試控制程序。3. RS232通信函數(shù)調(diào)試手段：軟硬件調(diào)試。調(diào)試目標(biāo)：對(duì)prober進(jìn)行讀操作(寫操作在第一階段中暫不涉及)，返回prober狀態(tài)標(biāo)志字至測(cè)試控制函數(shù)。二、軟硬件通信測(cè)試方案通信

5、部分的整體電路如圖2-1所示，它由兩塊板卡組成，第一塊板卡為PCI板卡，它由PCI9054，F(xiàn)PGA1，電平位移電路，邏輯組合電路以及部分LVDS電路構(gòu)成。第二塊板卡由測(cè)試卡，F(xiàn)PGA2以及電平位移電路和部分LVDS電路組成。從圖2-1可以看出此通信通路涉及到PC與PCI9054的通信，PCI9054與FPGA1的，F(xiàn)PGA1與FPGA2的通信以及FPGA2與測(cè)試卡的通信。通信的過(guò)程是相當(dāng)復(fù)雜的，為了測(cè)試各部分是否滿足相應(yīng)的功能，特制定了前、中、后期的測(cè)試方案來(lái)檢測(cè)。圖2-1 讀數(shù)據(jù)原理圖（測(cè)試卡向PC機(jī)傳送數(shù)據(jù)） 前期的測(cè)試方案前期主要調(diào)試PC與PCI9054，以及PCI9054與FPGA1

6、的通信。PCI9054與PC機(jī)的接口的連接都是標(biāo)準(zhǔn)接法，它們的聯(lián)接是否正確不便直接的測(cè)試，可以通過(guò)PCI9054與FPGA1的通信來(lái)驗(yàn)證。所以我們只要關(guān)注PCI9054與FPGA1的通信就即可。首先我們必須了解它們之間有哪些信號(hào)的聯(lián)接以及各自具有哪些相應(yīng)的功能。 信號(hào)列表： 信號(hào)名 功能ADS# 地址選通信號(hào)，有效時(shí)表示一次傳輸?shù)拈_始。BLAST# 突發(fā)結(jié)束信號(hào)線，有效時(shí)表示本次突發(fā)傳輸已到最后一個(gè)數(shù)據(jù)周期，下一個(gè)周期結(jié)束本次突發(fā)傳輸。LW/R# 讀/寫選擇信號(hào)，當(dāng)它為高時(shí)為寫，為低時(shí)為讀。LCLK 時(shí)鐘信號(hào)。LBE3：0# 通過(guò)它來(lái)控制數(shù)據(jù)長(zhǎng)度。LBE3#使能LD31：24， LBE2#使能

7、LD23：16， LBE1#使能LD15：8，LBE1#使能LD7：0。CCS# 它是一個(gè)輸入信號(hào)，當(dāng)它被置為低電平時(shí)，PCI9054內(nèi)部的寄存器就被選擇了。在本地端對(duì)PCI9054進(jìn)行配置時(shí)使用。READY# 當(dāng)PCI9054為總線上的主設(shè)備時(shí)，表示在總線上讀的數(shù)據(jù)有效或者表示寫數(shù)據(jù)傳輸完成。當(dāng)本地總線進(jìn)入PCI9054時(shí)表示在總線上讀的數(shù)據(jù)有效或者表示寫數(shù)據(jù)傳輸完成。LSERR# 積偶校驗(yàn)錯(cuò)誤時(shí)發(fā)起。DP3:0 積偶校驗(yàn)位，PCI9054為偶校驗(yàn)。它在每次當(dāng)本地總線從PCI9054讀時(shí)以及PCI9054向本地總線寫時(shí)發(fā)起。在PCI9054從本地總線讀時(shí)以及本地總線向PCI9054寫時(shí)檢查。

8、如果檢測(cè)到錯(cuò)誤就發(fā)出LSERR#中斷（只有在READY#有效時(shí)才行）WAIT# 作為輸入時(shí)，它被發(fā)起時(shí)，在本地PCI initiator進(jìn)入PCI總線插入等待狀態(tài)；作為輸出時(shí)，做為PCI內(nèi)部等待狀態(tài)的標(biāo)志位。LINE# 本地總線的中斷信號(hào)，映射到PCI端的INTA信號(hào)。 由于，在我們的設(shè)計(jì)方案中用到了數(shù)據(jù)的積偶校驗(yàn)以及中斷信號(hào)，下面我們特截取了關(guān)于積偶校驗(yàn)以及LOCAL端的中斷引起PCI端中斷的時(shí)序圖來(lái)加以說(shuō)時(shí)相應(yīng)信號(hào)的功能，以下是相應(yīng)的波形圖。 圖2-2 奇偶校驗(yàn)位的產(chǎn)生由圖2-2我們可以看出在ADS#為低時(shí)，發(fā)起一次傳輸；BLAST#為低時(shí)表示有效時(shí)表示本次突發(fā)傳輸已到最后一個(gè)數(shù)據(jù)周期，下

9、一個(gè)周期結(jié)束本次突發(fā)傳輸。從圖中我們還可以看出，在每個(gè)數(shù)據(jù)發(fā)出時(shí)，PCI9054都自動(dòng)的產(chǎn)生相應(yīng)的積偶校驗(yàn)位，如圖中的DP0與DP1。 圖2-3 本地中斷引起PCI端的中斷 由圖2-3我們可以看出當(dāng)一個(gè)LINT#本地端的中斷信號(hào)被發(fā)起之后，立即引起一個(gè)PCI的中斷INTA#來(lái)向PC機(jī)發(fā)起中斷。了解了主要的通訊信號(hào)之后，接下來(lái)就是如何檢測(cè)PC機(jī)與FPGA1的通信了。由于我們?cè)谇捌诘膶?shí)驗(yàn)準(zhǔn)備階段在熟悉PCI9054通信的時(shí)候已經(jīng)設(shè)計(jì)過(guò)一個(gè)存儲(chǔ)器，我們可以借用前面所設(shè)計(jì)的程序在FPGA1里面設(shè)計(jì)一個(gè)存儲(chǔ)器。在這里我們先做Single傳輸?shù)膶?shí)驗(yàn)，我們利用PLX公司所開發(fā)的軟件PLXMON將PCI905

10、4修改成Single的模式。通過(guò)Driver Wizard對(duì)存儲(chǔ)器中的任一個(gè)地址單元進(jìn)行讀寫，然后觀察它的波形是否符合相應(yīng)的功能，理想的PCI Target Single Write Cycle模式的寫應(yīng)該為圖2-4所示的波形圖。然后再利用PLX公司所開發(fā)的軟件PLXMON將PCI9054配置成突發(fā)的方式，由于利用Driver Wizard只能對(duì)單個(gè)字節(jié)進(jìn)行相應(yīng)的讀寫，所以我們就在PC機(jī)端編寫了一個(gè)應(yīng)用程序，持續(xù)的發(fā)數(shù)據(jù)，然后對(duì)它的波形進(jìn)行觀察，預(yù)期的突發(fā)寫波形如圖2-5所示。圖2-4 PCI Target Single Write Cycle 圖2-5 PCI Target Burst Wr

11、ite 中期的測(cè)試方案 在前期調(diào)通了PC機(jī)、PCI9054以及FPGA1的通道之后，接下來(lái)的任務(wù)就是測(cè)試FPGA1與FPGA2的通信是否正常。由于PC向測(cè)試卡發(fā)數(shù)據(jù)的過(guò)程（寫數(shù)據(jù)過(guò)程），主要涉及的就是這PC機(jī)、PCI9054、FPGA1的通信，以及FPGA1與FPGA2的通信，所以這個(gè)時(shí)期的任務(wù)主要是檢測(cè)寫數(shù)據(jù)通道是否順暢，是否符合我們要要求的功能。由于在兩塊板卡的時(shí)鐘不一樣，所以這就涉及到了異步通信的問(wèn)題。我們?cè)贔PGA1中設(shè)計(jì)了一個(gè)異步的FIFO。下面先來(lái)討論一下關(guān)于異步FIFO的設(shè)計(jì)。（1）異步FIFO的設(shè)計(jì)異步FIFO是一種先進(jìn)先出的電路，使用在需要數(shù)據(jù)接口的部分，用來(lái)存儲(chǔ)、緩沖在兩個(gè)

12、異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時(shí)鐘之間的周期和相位完全獨(dú)立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。圖2-6為異步FIFO的原理圖。 圖2-6 異步FIFO原理圖從圖2-6可以看出：異步FIFO整個(gè)系統(tǒng)分為兩個(gè)完全獨(dú)立的時(shí)鐘域讀時(shí)鐘域和寫時(shí)鐘域；FIFO的存儲(chǔ)介質(zhì)為一塊雙端口RAM，可以同時(shí)進(jìn)行讀寫操作。在寫時(shí)鐘域部分，上寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號(hào)和寫地址；讀時(shí)鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號(hào)和讀地址。在空/滿標(biāo)志產(chǎn)生部分，由讀寫地址相互比較產(chǎn)生空/滿標(biāo)志。下面一個(gè)異步FIFO的端口程序，由一個(gè)主存儲(chǔ)器以及讀寫邏輯組成，還包括各種

13、FIFO標(biāo)志邏輯。Module fifo(reset,wr_clk,rd_clk,data_in_en,data_in,data_out,data_out_en,empty,full,aio,led);input reset,wr_clk,rd_clk,data_in_en,data_out_en;input31:0data_in;output31:0data_out;output empty,full;input ioloutput led;FIFO的程序主要包括讀寫使能（data_in_en、data_out_en）、 獨(dú)立的讀寫數(shù)據(jù)線（data_in、data_out）、讀寫時(shí)鐘（wr_

14、clk、 rd_clk）以及狀態(tài)標(biāo)志信號(hào)空/滿。（2）LVDS工作原理 由于兩塊板卡的連線的距離長(zhǎng)，考慮到信號(hào)有可能被衰減，特采用了LVDS技術(shù)來(lái)傳輸數(shù)據(jù)。現(xiàn)對(duì)LVDS技術(shù)作一個(gè)簡(jiǎn)單的介紹。圖2-7 LVDS工作原理示意圖如圖2-7所示其驅(qū)動(dòng)器由一個(gè)恒流源（通常為3.5mA）驅(qū)動(dòng)一對(duì)差分信號(hào)線組成。在接收端有一個(gè)高的直流輸入阻抗（幾乎不會(huì)消耗電流），所以幾乎全部的驅(qū)動(dòng)電流將流經(jīng)100歐的終端電阻在接收器輸入端產(chǎn)生約350mA的電壓，當(dāng)驅(qū)動(dòng)狀態(tài)反轉(zhuǎn)時(shí)，流經(jīng)電阻的電流改變，于是在接收端產(chǎn)生一個(gè)有效的“0”或“1”的邏輯狀態(tài)。由于LVDS分為發(fā)送器和接收器，為單向傳輸?shù)钠骷?，在圖2-8中可以看出特別

15、在硬件圖中設(shè)計(jì)了邏輯組合電路來(lái)控制它的使能和流向。（3）寫過(guò)程從PC向數(shù)據(jù)寫的流程如圖2-8所示。數(shù)據(jù)從PC機(jī)發(fā)出經(jīng)過(guò)PCI9054，當(dāng)經(jīng)過(guò)PCI9054時(shí)，PCI9054自動(dòng)產(chǎn)生一個(gè)偶校驗(yàn)位（PCI9054為偶校驗(yàn)）DP3：0，它跟數(shù)據(jù)一起發(fā)送到FPGA1里面的FIFO中。這時(shí)PCI9054的ADS#信號(hào)產(chǎn)生一個(gè)寫使能信號(hào)wr_en，同時(shí)從測(cè)試卡發(fā)送過(guò)來(lái)的讀使能信號(hào)，以及讀時(shí)鐘信號(hào)。FPGA1里面的FIFO在這幾個(gè)信號(hào)的作用下，開始向下發(fā)送數(shù)據(jù)。數(shù)據(jù)經(jīng)過(guò)LVDS傳輸?shù)紽PGA2。在FPGA2里面設(shè)計(jì)了一個(gè)偶校驗(yàn)電路，用了檢測(cè)數(shù)據(jù)是否出錯(cuò)。如果出錯(cuò)則發(fā)出錯(cuò)誤信號(hào)ERRO往回傳，經(jīng)FPGA1傳遞

16、到PCI9054的LINT#端，當(dāng)PCI9054檢測(cè)到LINT#被之后，就向PCI一端發(fā)起INTA#，PC機(jī)接到中斷后重新發(fā)起數(shù)據(jù)。如果檢查沒(méi)有錯(cuò)誤，則數(shù)據(jù)繼續(xù)往下傳遞。由于32位數(shù)據(jù)中有數(shù)據(jù)也有地址，這時(shí)候就將地址送到譯碼電路和控制電路，打開八塊測(cè)試卡中與傳遞過(guò)來(lái)地址相符合的測(cè)試卡開關(guān)。相應(yīng)的測(cè)試卡就開始接收PC機(jī)傳遞過(guò)來(lái)的數(shù)據(jù)。 圖2-8 寫數(shù)據(jù)原理圖（測(cè)試卡向PC傳數(shù)據(jù)）我們所設(shè)計(jì)的中期的測(cè)試FPGA1與FPGA2的通信方案，就是基于相對(duì)簡(jiǎn)單的寫過(guò)程來(lái)進(jìn)行的。我們?cè)贔PGA1里面設(shè)計(jì)一個(gè)異步FIFO，F(xiàn)PGA2里面設(shè)計(jì)一個(gè)存儲(chǔ)器和一個(gè)奇偶校驗(yàn)電路。對(duì)FPGA1里面的FIFO我們利用ADS

17、#信產(chǎn)生的寫使能以用測(cè)試卡產(chǎn)生的讀使能，和讀時(shí)鐘來(lái)控制FIFO，來(lái)檢測(cè)異步通信的正確性。當(dāng)從FPGA1端數(shù)據(jù)傳遞過(guò)來(lái)的時(shí)候，如果檢測(cè)沒(méi)有錯(cuò)誤則放到存儲(chǔ)器中，如有錯(cuò)誤則發(fā)出錯(cuò)誤信號(hào)發(fā)送到PCI9054的LINT#端，引起PCI9054向PCI的中斷INTA#，然后PC機(jī)重新發(fā)送數(shù)據(jù)。 后期的測(cè)試方案后期的測(cè)試方案主要是針對(duì)讀過(guò)程來(lái)進(jìn)行的，這個(gè)過(guò)程全面檢測(cè)兩塊板卡的通信功能。如圖2-1所示，當(dāng)測(cè)試卡上的數(shù)據(jù)準(zhǔn)備完畢之后即發(fā)出一個(gè)中斷信號(hào)interrupt，傳遞到PCI9054的LINT#端從而引起INTA#的中斷，當(dāng)PC機(jī)接收到中斷之后即接收數(shù)據(jù)。在FPGA2中設(shè)計(jì)了一個(gè)偶校驗(yàn)產(chǎn)生電路，當(dāng)數(shù)據(jù)傳送

18、到FPGA2里面時(shí)，就產(chǎn)生偶校驗(yàn)位DP3：0，然后經(jīng)過(guò)LVDS傳遞到FPGA1里面的FIFO中。與寫過(guò)程相對(duì)應(yīng)的，PCI9054與測(cè)試卡產(chǎn)生相應(yīng)的讀寫使能信號(hào)，以及讀寫使能時(shí)鐘來(lái)控制FIFO。數(shù)據(jù)傳遞到FPGA1中先經(jīng)過(guò)一奇偶校驗(yàn)電路，如果檢測(cè)有錯(cuò)就發(fā)出錯(cuò)誤信號(hào)ERRO，如果沒(méi)錯(cuò)就繼續(xù)從FIFO傳遞到PCI9054，由于PCI9054自有偶校驗(yàn)，當(dāng)檢測(cè)到數(shù)據(jù)有錯(cuò)時(shí)，就向LOCAL端發(fā)出LSERR#信號(hào)（也就是偶校驗(yàn)錯(cuò)誤信號(hào)），向PCI端發(fā)出PERR#信號(hào)。當(dāng)測(cè)試卡接收到錯(cuò)誤信號(hào)之后，就執(zhí)行重新發(fā)送數(shù)據(jù)的操作。后期的測(cè)試方案主要是針對(duì)上述的讀過(guò)程進(jìn)行。后期的測(cè)試還有個(gè)測(cè)試內(nèi)容就是，從讀寫過(guò)程的原

19、理圖可以看出其中的ERRO信號(hào)與interrupt信號(hào)都占用了LINT#端口，從而可能異致PC機(jī)可能分辨不出到底是哪個(gè)信號(hào)引發(fā)的中斷。我們?cè)谶@里設(shè)計(jì)了兩種方案來(lái)解決這個(gè)問(wèn)題。方案1：PC機(jī)對(duì)中斷信號(hào)都先執(zhí)行一個(gè)讀的操作。對(duì)于ERRO信號(hào)和interrupt信號(hào)產(chǎn)生時(shí)，在FIFO中產(chǎn)生兩個(gè)不同的數(shù)據(jù)，等待PC來(lái)讀。當(dāng)PC執(zhí)行讀操作之后即可根據(jù)所讀的不同數(shù)據(jù)執(zhí)行不同的操作。方案2：在PC機(jī)軟件上定時(shí)讀和寫的時(shí)間，在規(guī)定的時(shí)間內(nèi)讀或者在規(guī)定的時(shí)間內(nèi)寫。通過(guò)測(cè)試和比較我們將采用一個(gè)綜合指標(biāo)比較高的方案來(lái)解決這個(gè)問(wèn)題。三、測(cè)試儀功能測(cè)試方案1 測(cè)試儀功能測(cè)試的基本方法 常規(guī)測(cè)試方法（測(cè)試儀開發(fā)前期）在測(cè)

20、試儀開發(fā)前期將采用常規(guī)測(cè)試方法，其測(cè)試平臺(tái)的基本構(gòu)成如圖3-1所示。圖3-1 常規(guī)測(cè)試方法如圖3-1所示，常規(guī)測(cè)試平臺(tái)由PC機(jī)、FPGA開發(fā)板和邏輯分析儀或示波器等構(gòu)成。FPGA開發(fā)板用來(lái)接收由PCI通信卡送出的數(shù)據(jù)，而FPGA開發(fā)板的輸出信號(hào)則可通過(guò)邏輯分析儀、示波器等儀器來(lái)進(jìn)行監(jiān)測(cè)；同樣，也可對(duì)FPGA的相應(yīng)端口人為的施加激勵(lì)，觀察PC端數(shù)據(jù)接收情況。此平臺(tái)可測(cè)試PC與測(cè)試儀通信板卡之間的通信，當(dāng)PC發(fā)送測(cè)試pattern向量時(shí)，可在FPGA開發(fā)板的相應(yīng)端口用邏輯分析儀測(cè)試輸出的信號(hào)是否為期望信號(hào)，可測(cè)試pattern向量接收，開關(guān)I/O設(shè)定，程控電源電壓設(shè)定，總線控制，測(cè)試結(jié)果回收等項(xiàng)目

21、，確定通信系統(tǒng)無(wú)誤。 生產(chǎn)測(cè)試方法（測(cè)試儀開發(fā)后期）在測(cè)試儀開發(fā)后期將采用生產(chǎn)測(cè)試方法，其測(cè)試平臺(tái)的基本構(gòu)成為PC機(jī)、測(cè)試儀、探針臺(tái)、DUT等。2 本地內(nèi)存測(cè)試方案PEB板載本地內(nèi)存用于存儲(chǔ)由PCI發(fā)送過(guò)來(lái)的測(cè)試向量和控制設(shè)定數(shù)據(jù)，在上述FPGA通信系統(tǒng)完全通過(guò)之后，可將內(nèi)存電路接入到FPGA測(cè)試板卡的輸出端口，利用FPGA通信將數(shù)據(jù)寫入到內(nèi)存當(dāng)中，再通過(guò)FPGA程序讀取內(nèi)存中指定地址的數(shù)據(jù)， PCI 通信回收到PC中，確定內(nèi)存中的數(shù)據(jù)被正確寫入。圖3-2 本地內(nèi)存測(cè)試3 總線控制器/多內(nèi)存讀寫測(cè)試方案在單個(gè)內(nèi)存測(cè)試通過(guò)之后，可進(jìn)行多內(nèi)存測(cè)試。由總線控制系統(tǒng)選擇每個(gè)FEB板卡的地址，確定來(lái)自P

22、CI通信系統(tǒng)的數(shù)據(jù)能準(zhǔn)確地寫入到指定的PEB板卡內(nèi)存當(dāng)中，同樣，儲(chǔ)存在PEB板載內(nèi)存上的測(cè)試結(jié)果也由PCI通信系統(tǒng)回送到PC中生成測(cè)試結(jié)果文件。由通信板卡上的FPGA作為總線控制的master設(shè)備，首先發(fā)送指定的PEB板卡地址至中線，將指定PEB內(nèi)存接入總線，準(zhǔn)備數(shù)據(jù)發(fā)送?？偩€測(cè)試可在上一節(jié)單內(nèi)存讀寫通過(guò)的基礎(chǔ)上，掛接多個(gè)地址不同的內(nèi)存，通過(guò)通信板卡上的FPGA總線控制程序，將不同的數(shù)據(jù)寫入到不同地址的內(nèi)存中。然后再由PCI通信系統(tǒng)回讀每個(gè)內(nèi)存里的數(shù)據(jù)至PC，確定數(shù)據(jù)寫入無(wú)誤。圖3-3 總線控制器/多內(nèi)存讀寫測(cè)試方案4 PEB板卡主控制器測(cè)試方案PEB板卡的工作方式為讀取本地的內(nèi)存中的測(cè)試向量

23、數(shù)據(jù)，并根據(jù)內(nèi)存中的數(shù)據(jù)輸出指定的測(cè)試波形，并將測(cè)試結(jié)果回送到本地內(nèi)存中，換句話說(shuō)，PEB板是將接收到的數(shù)據(jù)和指令具體翻譯為用于測(cè)試的信號(hào)。所以PEB只應(yīng)與本地內(nèi)存發(fā)生交互，而不應(yīng)干涉通信系統(tǒng)?？墒褂玫腇PGA通用開發(fā)板，在PC中人為的施加測(cè)試向量數(shù)據(jù)以模擬從板載內(nèi)存中送出的數(shù)據(jù)，然后使用示波器觀察指定的引腳是否輸出了正確的測(cè)試波形。同樣，可人為的在FPGA的信號(hào)回收端口添加回收信號(hào)，測(cè)試FPGA內(nèi)部的期望響應(yīng)和實(shí)際響應(yīng)比較功能是否正確。圖3-4 PEB主控制功能測(cè)試在利用PC模擬激勵(lì)下的主控制功能測(cè)試通過(guò)之后，可將PEB控制FPGA和內(nèi)存對(duì)接，對(duì)整個(gè)系統(tǒng)進(jìn)行測(cè)試，從PC向PEB本地內(nèi)存發(fā)送數(shù)

24、據(jù)，由FPGA控制器讀取內(nèi)存中的測(cè)試向量及控制數(shù)據(jù)，同樣用示波器觀察FPGA輸出測(cè)試波形是否正確。圖3-5 帶本地內(nèi)存的PEB主控制功能測(cè)試5 程控電源、振蕩器測(cè)試方案程控電源為模擬模塊，可通過(guò)FPGA開發(fā)板對(duì)程控電源的D/A轉(zhuǎn)換器寫入電壓及電流的設(shè)定值，然后利用常規(guī)模擬電路測(cè)試方法，用普通電表對(duì)輸出的電壓或電流進(jìn)行精度測(cè)量，通過(guò)外接可變電阻測(cè)量電源輸出功率能力。確定電源無(wú)誤之后，可使用電源對(duì)E818電平轉(zhuǎn)換芯片直接供電，由上述已經(jīng)通過(guò)的系統(tǒng)對(duì)E818端口供電，用示波器測(cè)試E818輸出，確定E818端口能輸出指定電平的測(cè)試波形。振蕩器僅為PEB系統(tǒng)提供時(shí)鐘信號(hào)，可采用普通晶振實(shí)現(xiàn)，利用示波器可

25、測(cè)試其輸出波形是否正確。6 PMU測(cè)試方案PMU就數(shù)字Pattern測(cè)試而言相對(duì)較為獨(dú)立，可參照模擬測(cè)試儀項(xiàng)目中的相關(guān)模塊，用FPGA開發(fā)板向D/A轉(zhuǎn)換寫入數(shù)據(jù)，用電表測(cè)試相關(guān)輸出電壓電流，同樣，可使用外接精密電流/電壓源對(duì)PMU測(cè)試端口施加電壓/電流激勵(lì)，由A/D轉(zhuǎn)換將數(shù)據(jù)通過(guò)FEB控制FPGA經(jīng)PCI通信回送到PC中，檢測(cè)A/D轉(zhuǎn)換是否正確即轉(zhuǎn)換精度能否達(dá)到要求。7 I/O繼電器測(cè)試方案同Pattern測(cè)試數(shù)據(jù)一樣，I/O設(shè)定信號(hào)由PCI寫入到PEB本地內(nèi)存中，由PEB板載FPGA譯碼，在指定的端口給出繼電器的開關(guān)信號(hào)，該測(cè)試可在進(jìn)行本地FPGA和PC通信時(shí)完成。而對(duì)于繼電器的測(cè)試，可在繼

26、電器控制口施加控制信號(hào)，用電表測(cè)試兩端電阻大小，根據(jù)電阻的大小來(lái)確定繼電器是否開關(guān)正確。8 雙PMU協(xié)作、模擬總線、PMU通信測(cè)試方案在PMU、程控電源、I/O繼電器測(cè)試通過(guò)之后，可對(duì)整個(gè)模擬參數(shù)測(cè)試系統(tǒng)進(jìn)行整體測(cè)試。施加的測(cè)試電壓及電流由PC端給出，同樣通過(guò)PCI通信及總線控制，將測(cè)試數(shù)據(jù)分別送到各PEB本地內(nèi)存中，由PEB本地FPGA讀取內(nèi)存中的數(shù)據(jù)，根據(jù)要求設(shè)定I/O端口，將PMU電壓或電流送到模擬總線或本地測(cè)試輸出端口，然后用精密電表測(cè)試PMU force輸出口電壓或電流是否正確，同時(shí)外接精密電阻，將電阻上的電流或電壓值由PMU Sense回收到FPGA中，然后通過(guò)PCI通信回送結(jié)果至PC。圖3-6 雙PMU協(xié)作測(cè)試9 軟硬件協(xié)同的生產(chǎn)測(cè)試方案生產(chǎn)測(cè)試是測(cè)試儀開發(fā)后期的測(cè)試。生產(chǎn)測(cè)試主要是實(shí)現(xiàn)軟硬件協(xié)同