1、,AHDL 語(yǔ)言,What is AHDL,Altera Hardware Description Language AHDL語(yǔ)言是ALTERA公司開(kāi)發(fā)的高效、易學(xué)的硬件描述語(yǔ)言，在Max+plus軟件中使用，它比VHDL語(yǔ)言更有效,SUBDESIGN Example ( A,B,C,D : INPUT; Ena : OUTPUT; ) BEGIN Ena = A ,分設(shè)計(jì)段,變量段,一個(gè)AHDL邏輯設(shè)計(jì)至少必須包含一個(gè)分設(shè)計(jì)段(Subdesign Section)和一個(gè)邏輯設(shè)計(jì)段(Logic Section),其它段和語(yǔ)句是可選擇的，AHDL的設(shè)計(jì)文件是用Max+Plus軟件的文本編輯器編寫(xiě)

2、的源程序(*.tdf),邏輯段,AHDL一般語(yǔ)言結(jié)構(gòu),AHDL應(yīng)用舉例,前面路燈的例子 對(duì)應(yīng)AHDL語(yǔ)言,邏輯段布爾方程,邏輯段中布爾方程用于表達(dá)節(jié)點(diǎn)之間的邏輯關(guān)系，該關(guān)系必須遵從邏輯規(guī)則。 表達(dá)式的左邊可以是一個(gè)字符變量、端口和組，右邊是布爾方程表達(dá)式。,a = (c ,邏輯段布爾控制方程,該控制方程用于建立狀態(tài)機(jī)的時(shí)鐘、復(fù)位和時(shí)鐘使能信號(hào)。 該控制方程的格式為.，所以該例中狀態(tài)機(jī)名是ss,三個(gè)端口：時(shí)鐘、復(fù)位和使能。,ss.clk = clk1; ss.reset = a ,邏輯段CASE語(yǔ)句,CASE f.q IS WHEN H00 = addr = 0; s = a ,邏輯段缺省敘述語(yǔ)

3、句,BEGIN DEFAULTS a = VCC; END DEFAULTS; IF y ,該語(yǔ)句指定真值表中變量的缺省值,邏輯段IF THEN語(yǔ)句,IF a = b THEN c8.1 = H 77; addr3.1 = f3.1.q; f.d = addr + 1; ELSIF g3 $ g4 THEN f.d = addr; ELSE d = VCC; END IF;,邏輯段FOR GENERATE 語(yǔ)句,CONSTANT NUM_OF_ADDERS = 8; SUBDESIGN 4gentst ( aNUM_OF_ADDERS.1, bNUM_OF_ADDERS.1, cin : IN

4、PUT; cNUM_OF_ADDERS.1, cout : OUTPUT; ) VARIABLE carry_out(NUM_OF_ADDERS+1).1 : NODE; BEGIN carry_out1 = cin; FOR i IN 1 TO NUM_OF_ADDERS GENERATE ci = ai $ bi $ carry_outi; % Full Adder % carry_outi+1 = ai ,邏輯段真值表語(yǔ)句,TABLE a0, f4.1.q = f4.1.d, control; 0,B0000=B0001, 1; 0,B0100=B0010, 0; 1,B0XXX“=B0100, 0; X,B1111=B0101, 1; END TABLE;,該語(yǔ)句用于指定組合邏輯和狀態(tài)機(jī)的輸入和輸