計算機電路基礎 門電路和組合邏輯電路 教學提示 ： 數(shù)字電路是處理數(shù)字信號的電路 ， 研究的是輸入信號狀態(tài)和輸出信號狀態(tài)之間的邏輯關系 。 數(shù)字信號只有 0和 1兩個狀態(tài) 。 數(shù)字電路采用 “ 邏輯代數(shù) ” 這一數(shù)學工具來分析和描述 ， 完全區(qū)別于模擬電路的分析 、 設計方法 。 教學目標： (1) 掌握與門 、 或門 、 非門 、 與非門 、 或非門的邏輯功能； (2) 了解 (3) 掌握邏輯函數(shù)的表示方法 ， 能用邏輯代數(shù)的運算規(guī)則簡 化函數(shù)表達式； (4) 理解加法器 、 編碼器 、 譯碼器 、 比較器和數(shù)據(jù)選擇器等組合邏輯電路的工作原理； (5) 能夠分析和設計簡單的組合邏輯電路 。 第 9章 門電路和組合邏輯電路 基本邏輯運算 集成邏輯門電路 邏輯函數(shù) 組合邏輯電路 模擬電路 前幾章中討論了隨時間連續(xù)變化的模擬信號在電路中被放大的工作原理 ，放大電路中起核心放大作用的晶體管都是在線性狀態(tài)下工作 ， 這樣的電路通常稱為模擬電路 。 數(shù)字電路 數(shù)字電路是一種開關電路 ， 數(shù)字電路中的晶體管一般都是工作在通 、 斷兩種狀態(tài) 。 數(shù)字電路有如下 特點 。 (1) 在時間和數(shù)值上是不連續(xù) 的 ，在電路上是低電平和高電平 ， 這兩種狀態(tài)用 “ 0”和 “ 1”表示 。 (2) 數(shù)字電路中關心的是 :輸入信號狀態(tài) (0或 1)與輸出信 號狀態(tài) (0或 1)之間的邏輯關系 。 一個數(shù)字電路所具有的邏輯關系稱為該數(shù)字電路的 邏輯功能 ， 可用邏輯函數(shù)表示 。 (3) 輯代數(shù) 。 (4) 推理和邏判斷 ,還可具備一定的 “ 邏輯思維 ” 的能力 。 基本邏輯運算 關于邏輯代數(shù) 邏輯代數(shù)又稱為布爾代數(shù)或開關代數(shù) 。 邏輯代數(shù)所表示的不是數(shù)量上的大小關系 ，而是一種邏輯上的關系 。 它僅有 0和 1兩個取值 ， 無數(shù)值的意義 . 0和 1是表示矛盾的數(shù)學描述 ， 稱為邏輯量 。 如 :高電平表示為 1， 低電平表示為 0； 有表示為 1， 無表示為 0； 成立表示為 1， 不成立表示為 0等等 。 是把矛盾概念數(shù)學化 . 邏輯代數(shù)用字母表示變量 ， 變量的取值僅有 0和 1,稱為邏輯變量 . 邏輯代數(shù)的運算只有三個基本的邏輯運算：與運算 、 或運算和非運算 。 數(shù)字電路中實現(xiàn)基本運算的邏輯電路就是邏輯門電路 與邏輯運算 .1(a)電路連接 。 只有在 同時閉合下 ， 燈泡 反之 ,任何一個開關 A(或 B)的閉合 ， 燈泡 開關 與燈泡 與 ” 關系 。 用邏輯代數(shù)的表示式可寫成： Y = AB (或 Y = (9把開關的狀態(tài)視為自變量 ， 燈的狀態(tài) (亮或滅 )視為因變量 ， 它們之間存在有四種因果的邏輯關系 ， 如圖 9.1(b)中表所示 。 表中可看出 :當決定一件事情的所有條件全部具備時 ， 該事件才發(fā)生；否則 ， 該事件不會發(fā)生 。 這樣的因果關系稱為與邏輯關系 ， 與邏輯運算又稱為邏輯乘運算 。 圖 實現(xiàn)與邏輯關系運算的電路稱為與門電路 ， 其電路符號如圖 9.1(c)所示 。 圖中 A、可多于兩個的輸入信號 )； 輸出信號只能有一個 。 與門電路可用簡單的二極管電路來實現(xiàn) ， 如圖 設 :輸入信號 為 1時的電平為 3V， 為 0時為零電平 (硅管為 鍺管為 從電路中可看出 : 不管 是 1還是 0， 2導通 。 只在 均為 1時 ， 才有 (為高電平 )。 否則 ， 若有一個二極管為 0(低電平 )， 圖 或邏輯運算 圖 9.3(a)所示連接 。 在 中至少有一個閉合的情況下 ， 燈泡 對燈泡 開關 與燈泡 或 ” 的關系 。 用邏輯代數(shù)的表示式可寫成 Y = A + B (9式中的 “ +”表示 “ 或 ” 運算 . 把開關的狀態(tài)視為自變量 ， 燈的狀態(tài) (亮或滅 )視為因變量 ， 它們之間存在有四種因果的邏輯關系如圖 9.3(b)表所示 。 或邏輯運算表明：在決定一事件的各個條件中 ， 只要具備一個或一個以上的條件 ，該事件就會發(fā)生 。 或邏輯運算又稱為邏輯加運算 。 圖 9.3(c)所示是或邏輯運算的或門符號 。 圖 實現(xiàn)或邏輯關系運算的電路稱為或門電路 . 或門電路可用簡單的二極管電路來實現(xiàn)，如圖 當 時 (如高電平 3V)， 則 端高，二極管 。 此時，二極管 當輸入信號 均為 1時，輸出端 。 當輸入信號 均為 0時，輸出端 ( 圖 非邏輯運算 圖 9.5(a) 開關 燈泡 開關 燈泡 的關系稱為邏輯 “ 非 ” 的關系 。 用邏輯式可寫成 (9式中的上 “ -”表示 “ 非 “ 運算 ， 式 (9成 非 。 也可讀成 非邏輯關系如圖 9.5(b)中表所示 。 圖 9.5(c)所示是非邏輯運算的非門符號 。 實現(xiàn)非邏輯關系運算的電路稱為非門電路， 非門電路可用簡單的三極管電路來實現(xiàn) ， 如圖 非門電路只有一個輸入端 A。 當 時 (高電平 3V)， (輸出電壓 ； 當 時 (零電平 )， 三極管 (輸出電壓接近 信號的高 、 低電平表示 “ 1”和 “ 0”。 “ 1”是 “ 0”的反面 ， “ 0”也是 “ 1”的反面 。 用邏輯關系可表示為 (9 所以非門電路亦稱為反相器 。 1001圖 集成邏輯門電路 邏輯門電路包括與門 、 或門 、 非門以及由它們組合成的與非 、 或非等門電路 。 常用的門電路有兩種類型： 晶體管 簡稱 電路如圖 9.8(a) , 圖 9.7(b)是與非門電路符號 。 由多射極晶體管 1組成 2、 4構成推拉式輸出級 。 圖 (1)當 A、 B、 0態(tài) )時 ， 接 0態(tài)的發(fā) 射結正向偏置并導通 ， 此時 V， 于截止狀態(tài) 。 使得 4 導 通 ， 輸出端為高電平 ， 即 若 5V， 則 (2)當 A、 B、 態(tài)時 ， 1的集電結 、 結 正向偏置并導通 。 三個結電壓降均為 在 集電極電平為 。 此時 1V 該電壓不足以同時驅動 為 低電平 。 邏輯關系式為 : (9與非門的邏輯關系如由表 表 B C Y 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 (1) 電壓傳輸特性 是指：輸出電壓跟隨輸入電 壓變化的關系可用一條曲線定 量表示 ， 如右圖 電壓傳輸特性曲線共分四段 。 4趨向截止 ， 當 輸出電平迅速下降到 這一段稱為轉折區(qū) 。 輸出電平在 。 通常稱與非門處于飽和狀態(tài) 。 稱此段為飽和區(qū) (2)幾個主要特性參數(shù) 輸出高電平 輸出低電平 開門電平和關門電平 在保證輸出為額定低電平 (條件下 ， 允許輸入高電平的最低 值稱為開門電平 一般認為開門電平 在保證輸出為額定高電平 (3V)的 90%條件下 ， 即 允許輸入低 電平的最高值稱 為關門電平 一般認為關門電平 閥值電壓 (門檻電壓 ) 閥值電壓 壓傳輸特性曲線的轉折區(qū)所對應的輸入電壓 , 稱為門檻電壓 . 轉折區(qū)輸入電壓是一個區(qū)域范圍 ， 常取 = 扇出系數(shù) 扇出系數(shù) 數(shù)目 。 一般地 8。 傳輸延遲時間 晶體管作為開關 ， 導通與截止間狀態(tài)的轉換都存在著延遲 、 存儲 、 上升和下降 。 使輸入信號電平發(fā)生變化到輸出信號電平變化之間存在一段延遲 (或滯后 )時間 ， 即存在導通延遲時間 如圖 傳輸延遲時間是用平均傳輸延遲時間表式 ,定義為 2 平均傳輸延遲時間的大小反映了 主要說明了它的工作速度 (1) 集電極開路的與非門 ( 在數(shù)字系統(tǒng)中 ， 常要求將幾個與非門 的輸出并聯(lián)實現(xiàn)與的功能 ， 即實現(xiàn) “ 線與 ” 的 邏輯 。 上述的 當一個門電 路輸出高電平而另一個門電路輸出低電平時 ， 會產生一個很大的電流從截止門的 導通門的 這個電流不僅會使輸出電平 抬高 ， 邏輯混亂 ， 還會使導通門功耗過大而 損壞門電路 ， 如圖 圖 圖 a)中 ， 因輸出管 故稱為集電極開路與非門 ， 簡稱 b)所示 。 用兩個 可實現(xiàn) “ 線與 ” 的邏輯 。 如圖 該電路邏輯功能為 : 利用 圖 (2) 三態(tài) 普通門電路只有兩種狀態(tài)：邏輯 1和邏輯 0， 這兩種狀態(tài)都以低阻輸出 。 在普通門電路上增加控制端 圖 a)電路中： 當 時 ， 即是 5截止 。 由于 使得 4截止 。 此時 ， 4都截止 ， 輸出端呈現(xiàn)高阻狀態(tài) 。 當 時 ， 電路實現(xiàn)正常的 與非門功能 ， 三態(tài)門的電路符號如圖 b)所示 。 圖 高阻狀態(tài)意味著輸出端相當于懸空 。 可看成第三種狀態(tài) 高阻狀態(tài) ， 三態(tài) 以場效應晶體管為基礎的集成電路 (1)1） 用增強型 1， 用增強型 2， 制作在同一硅晶片上 ， 并將兩管柵極相連接 ， 引出并作為輸入端 A；又把兩管漏極相連接 ， 引出并作為輸出端 Y。 這樣形成了兩管互補對稱的連接結構 。 2） 將驅動管 負載管 源極接正電源 電路能正常工作時 ， 2 的開啟電壓 0， (典型值 =而電源電壓要取 +， 一般取 5V。 圖 3） 工作原理： 當 (低電平 0V)時： 驅動管 0而截止 ， 其源 09的截 止電阻 。 0V5V=5V， 作為負載管的 輸出電壓 V， 高電平 ， 輸出端狀態(tài)為 1。 當 (高電平 +5V)時： 5 0并截止 。 因驅動管 輸出端輸出 低電平 (約為 0V)， 故輸出端狀態(tài)為 0。 邏輯關系為 ) 圖 電路中由兩只串聯(lián)的增強型 1 和 兩只并聯(lián)的增強型 3和 而負載管和驅動管又相互串聯(lián) 。 當 為高電平時 ， 導通 ， 電壓?。?同時 ， 并 處于截止狀態(tài) ， 電源 之間 呈現(xiàn)大電阻 ， 電源 都降落在 4管上 。 輸出端 狀態(tài)為 0(低電平 )。 圖 當 的電阻就非常大 。 此時 ， 與之相 連接的負載管導通 。 并聯(lián)的負載 管若有一只導通 ， 電源 之 間電壓小 。 所以 ， 降落在 為 1(高電平 )。 由上得 圖 (3) 圖 電路中由兩只并聯(lián)的增強型 1 和 兩只串聯(lián)的增強型 3 和 而負載管和驅動 管又相串聯(lián) 。 當 有一個高電平時 ， 相應連接的負載管截止 ， 呈現(xiàn) 出大電阻 。 此時 ， 與高電平相連的 驅動管導通 。 兩只并聯(lián)的驅動管 如有一個導通 ， 輸出端與地之間 的電阻就非常小 ， 圖 當 全為低電平時 ， 驅動管 輸出端與地之間的電阻很大；而此時 ， 并聯(lián)的負載管 都處于導通狀態(tài) ， 電源 之間呈現(xiàn)出小電阻 ， 電源 所以 ，輸出端 (高電平 )。 由上得出 (4)1). 下頁 作為傳輸門輸入 (輸出 )端 。 作為傳輸門輸出 (輸入 )端 。 兩個柵極分別受 一對控制信號 2) 設控制信號 低電平為 0V， 且電路中電源電壓滿足 +。 當控制信號 C=0 輸入和輸出間 呈現(xiàn)高阻抗 (大于 109)， 傳輸門截止 。 當控制信號 C= 若 并截止 ， 若 V， 0并截止 。 若 ， 因此 ， 0間時 ， 總有一個管子導通 ， 使輸出和輸入之間呈現(xiàn) 低阻抗(小于 103)， 這時候傳輸門導通 。 邏 輯 函 數(shù) 數(shù)字邏輯電路中輸入輸出間各自具有一定邏輯關系，需用邏輯代數(shù)來描述。邏輯代數(shù)是用來分析和設計邏輯電路的數(shù)學工具。 邏輯代數(shù) 邏輯量僅有 0和 1，是兩個邏輯狀態(tài)。 邏輯變量用字母表示，僅有 0和 1取值。 邏輯代數(shù)只有三個基本運算：與運算、或運算和非運算。 必須按照邏輯規(guī)則 最基本的邏輯關系只有與、或、非三種。因此在邏輯代數(shù)中基本的邏輯運算也只有三種：與運算 (簡稱乘法運算 )、或運算 (簡稱加法運算 )、非運算 (簡稱求反運算 )。根據(jù)這三種運算可以推導出邏輯運算的有關定律。 2. 三項基本法則 (1) 代入規(guī)則 在任一邏輯等式中，如果等式兩邊所有出現(xiàn)某一變量的 地方，都代 之以一個邏輯數(shù)，則等式仍然成立，該規(guī) 則稱為代入規(guī)則。 (2) 反演規(guī)則 已知一邏輯函數(shù) Y，如果將 ”換成“ +”，所 有的“ +” 換成“ ”，把所有“ 0”換成“ 1”，把所有的“ 1” 成“ 0”，把原變量換成反變量，把反變量換成原變量， 就可得到原邏輯函數(shù) 反演規(guī)則。 則1)()(0 (3)對偶規(guī)則 若將邏輯函數(shù)表達式 有的“ +”換成“ ”，所有的 “ ”換成“ +”，把所有“ 0”換成“ 1”，把所有的“ 1” 換成 “ 0”，而保持變量不變，則可得到一個新的邏輯函數(shù)表達式 Y。 Y稱為 邏輯函數(shù)表示法 值表 邏輯函數(shù)表示 ,常用的有真值表、邏輯表達式、卡諾圖和邏輯圖等。這四種方法有各自的列、寫、繪制特點，并且能進行相互轉換。 描述邏輯函數(shù)中各個變量取值組合與之對應函數(shù)值的關系表格稱為真值表。 邏輯真值表以數(shù)字表格的方式表示，輸入和輸出之間邏輯關系直觀、明了。在數(shù)字電路設計中，首先就是要列出真值表。 )()( 則 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 在寫邏輯函數(shù)的真值表時 ,首先列出各變量的值 ,然后分別代入邏輯函數(shù)的表示式進行運算 ,求出相應的邏輯函數(shù)值 。 為了不使輸入變量的取值產生遺漏和重復 ， 變量的取值一般按照其二進制數(shù)遞增的順序排列 。 邏輯函數(shù) Y=C+的真值表 。 【 例題 從三個地點各自獨立控制一盞路燈 ， 試列出邏輯真值表 。 【 解 】 用 A、 B、 取值為 0時 ， 代表開關斷開；取值為 1， 代表開關閉合 。 用 Y=0時燈滅； Y=1時燈亮 。 以此列出其邏輯真值表 ， 如表 A B C Y 說 明 0 0 0 0 燈滅 0 0 1 1 有 一 個 開 關 閉 合 ， 燈 亮 0 1 0 1 有 一 個 開 關 閉 合 ， 燈 亮 0 1 1 0 燈滅 1 0 0 1 有 一 個 開 關 閉 合 ， 燈 亮 1 0 1 0 燈滅 1 1 0 0 燈滅 1 1 1 1 開 關 全 閉 合 ， 燈 亮 邏輯函數(shù)表示法 函數(shù)表達式 1. 函數(shù)表達式 是用與、或、非等運算表示邏輯函數(shù)中各個變量間邏輯關系的表示。 例題 燈亮”的四組組合，即函數(shù)值 的組合為 001， 010， 100， 111。用變量表示分別為 C， B， A， 變量值為 1的用原變量表示 , 變量值為 0的用其反變量表示，然后將函數(shù)值為 1的每一個組合的乘積項相加，即可得到邏輯函數(shù)表達式。如 這樣就得到的函數(shù)表達式 ， 亦稱為標準與或式 。 在表達式中每一個乘積項都 具有標準的乘積項 ， 為最小項 。 (1) 定義 最小項是一種與項，是組成邏輯函數(shù)表達式的基本單元。 每一個變量以原變量或者反變量的形式在與項中作為一個因子出現(xiàn)一 次，而且僅出現(xiàn)一次。 A B (2) 最小項特點 使每一個最小項等于 1的自變量取值是惟一的，如 的取值僅有 100； 兩個不同的最小項之積為 0； 全體最小項邏輯和恒為 1。 (3) 最小項編號 最小項各變量取值后二進制數(shù)所對應的十進制數(shù)作為最小項編號。 如例題 Y = C+B+A+中 : 01，對應的十進制數(shù)是“ 1”， 最小項的編號為 1，記為 00，對應的十進制數(shù)是“ 4”， 最小項的編號為 4，記為 同理， Y = Y = (1， 2， 4， 7)。 3. 邏輯函數(shù)的化簡 在邏輯函數(shù)比較復雜的情況下，難以直接從變量中看出邏輯函數(shù)的結果，不直觀。 在直接從真值表中寫出邏輯函數(shù)式并設計邏輯電路圖之前，一般先需對邏輯函數(shù)式進行簡化。邏輯函數(shù)的簡化常用的有代數(shù)化簡法和圖解化簡法 (卡諾圖法 )。 邏輯代數(shù)化簡法 (公式化簡法 )， 是利用邏輯代數(shù)的公式、定理、法則進行運算和變換，以達到簡化的目的。公式化簡法常用如下一些方法。 邏輯函數(shù)表示法 邏輯電路圖 依據(jù)表達式或真值表的邏輯關系，用基本的邏輯門單元電路及組合邏輯門電路的邏輯符號組成的數(shù)字電路圖稱為邏輯電路圖，簡稱邏輯圖。 畫出邏輯電路圖邏輯時 ,表達式中邏輯乘用與門實現(xiàn)，求反用非門實現(xiàn)，邏輯加用或門實現(xiàn)。 【 例 試畫出 Y = 的邏輯電路圖。 【 解 】 變量 、 、 都是 與邏輯運算，可選擇三個有兩 個輸入端的與門，乘積項 選擇一個三 輸入端的或門來實現(xiàn)。 如右圖 組合邏輯電路 邏輯電路可以分成兩大類型 :組合邏輯電路和時序邏輯電路。 組合邏輯電路的分析 數(shù)字電路中 ， 某時刻的輸出如果僅取決于該時刻輸入信號的組合 ， 而與電路原狀態(tài)無關的邏輯電路稱為組合邏輯電路 。 只有一個輸出量的組合邏輯電路 ， 稱為單輸出組合邏輯電路 。 如果有多個輸出量 ， 稱為多輸出組合邏輯電路 。 對給定的邏輯電路 ， 求出輸出和輸入之間的邏輯關系或驗證其邏輯功能的過程 合邏輯電路的分析 。 分析結果表示 : 以邏輯函數(shù)表達式或真值表形式表示 。 (1). 寫出邏輯表達式 。 根據(jù)組合邏輯電路圖的連接方式和邏輯門的功能 ， 由輸入到輸出逐級進行推導 ， 寫出邏輯函數(shù)表達式 。 (2). 對邏輯函數(shù)表達式化簡 。 在需要時 ， 運用邏輯代數(shù)有關的定律和規(guī)則對所推導出 的邏輯函數(shù)表達式進行簡化 。 (3). 列真值表 。 在需要時 ， 將輸入信號各種可能的狀態(tài) ， 代入邏輯函數(shù) 表達式進行計算 ， 列出真值表 。 (4). 分析邏輯功能 。 分析真值表 ， 確定組合邏輯電路的具體邏輯功能 。 加法器 1) 不考慮進位的加法 ， 稱為半加 。 能完成半加運算功能的電路稱為半加器 。 半加器只求本位的和 ， 不管低位送來的進位 。 2) 半加器有兩個加數(shù)輸入端 A、 B， 有一個半加和的輸 出端 。 3) 當兩個加數(shù)不同時為 0或 1時 ， 半加和的輸出為 1；當兩個加數(shù)同時為 1時 ，進位端為 1。 邏輯表達式為 : 4)真值表見右表 5) A B Y C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 2. 全加器 1) 考慮到來自低位進位的加法稱之為全加，能完成全加運算功能的電路稱為全加器。全加器框圖如下圖 三個輸入端 :每一位全加器有 加數(shù) A、被加數(shù) B、和來自低位的進位 個輸出端 :有全加和 0 2)出一位全加器的邏輯真值表 : A B S 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 3) 4)邏輯電路圖 : 全加器的邏輯電路圖 全加器電路符號如圖 若用兩個半加器及一個或門也 能組成全加器 ， 如圖 5) . 逐位進位的四位二進制加法器 : 四個全加器串聯(lián)組成 ; 運算的進位，是從低位向高位以串型方式逐位進位 . 編碼器 * 用文字、符號或數(shù)碼表示特定對象的過程，叫做編碼。 * * 數(shù)字電路采用 0和進行編碼 , 一位二進制代碼有 0和 1兩種，可以表示兩個信號； 兩位二進制代碼有 00、 01、 10、 11四種，表示四個信號。 表示 2 所以，當有 可根據(jù) 2nN 關系式 , 確定要使用二進制代碼的位數(shù) n。 * * * 用二進制代碼表示特定信號的過程 ， 叫做二進制編碼 。 能實現(xiàn)編碼操作的電路稱為編碼器 。 用 個信號進行編碼的電路稱為二進制編碼器 。 對 就有 編碼器應有 因此 ， 編碼器是一種多輸入端和多輸出端的組合邏輯電路 。 【 例題 設計有 8個輸入信號 (二進制編碼器 。 【 解 】 (1) 二進制編碼符合 2n=N=8， 則二進制代碼位數(shù) n=3， 有三位輸出 ( 8個輸入端和 3個輸出端的編碼 為 8/3線編碼 。 (2) 一組 8個輸入信號 ， 編碼器只能有一組編碼 . 用三位二進制代碼表示 8個輸入信號編碼是隨意的 。 但 習慣上編碼的方式是按二進制數(shù)的順序編碼 ， 并以輸 入輸出均為高電平有效 。 據(jù)此列出編碼的真值表如表 輸 入 輸 出 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 (3)列邏輯表示式 :將每個輸出函數(shù)值為 1的輸入變量加起來 ， 得到三個輸出端的函數(shù)關系為 1 = + + 2 = + + 4)畫出邏輯電路圖 。 選擇與非門設計電路 ， 需將上述與或表達式轉換成與非表達式 : 據(jù)與非表達式可畫出 8/3線編碼器的邏輯電路圖 圖 十編碼器 十進制的十個數(shù)碼 0、 1、 2、 3、 4、 5、 6、 7、 8、 9分別編成二進制代碼的電路 。 輸入一個十進制的數(shù)碼時 ， 輸出一組對應的二進制代碼 ， 這種二進制代碼又稱為二 十進制碼 ， 簡稱 編碼的過程如下 。 (1) 確定二進制代碼的位數(shù) 滿足 2nN， 取 n=4。 二進制四位可對應十進制 015的數(shù)碼 ， 用前十個四位二進制編碼 ， 這種編碼器通常稱為 10/4線編碼器 。 (2) 列出編碼表 0 9十個輸入信號是相互排斥的 。 編碼表如下表 輸 入 輸 出 十 進 制 ( 0 0 0 0 1 ( 0 0 0 1 2 ( 0 0 1 0 3 ( 0 0 1 1 4 ( 0 1 0 0 5 ( 0 1 0 1 6 ( 0 1 1 0 7 ( 0 1 1 1 8 ( 1 0 0 0 9 ( 1 0 0 1 表 4)畫出邏輯電路圖， 如右圖 3. 優(yōu)先編碼器 上述編碼，輸入信號相互排斥，每次只允許一個輸入端上有信號。但在實際中，常出現(xiàn)多個輸入端上同時有信號。要求編碼器能自動識別這些輸入信號的優(yōu)先順序 (級別 )，對優(yōu)先級高的輸入信號先進行編碼，這樣的編碼電路稱為優(yōu)先編碼器。 優(yōu)先級 :是由設計人員人為設定的 。 在 8421編碼中 ， 設 依次類推 ， 采用高電平有效 ， 列出優(yōu)先編碼器的 8421編碼表 ， 如表 由于優(yōu)先級別高的排斥級別低的 ， 在編碼表中 ， 在輸入信號 “ ”處 ， 均表示被排斥的 。 當 ， 無論其他輸入是 0還是 1， 輸出只對 輸出為 1001。依次類推 。 輸 入 輸 出 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 1 1 1 0 1 1 0 0 0 1 1 0 0 1 譯碼器 能完成譯碼的電路稱為譯碼器。 二進制代碼翻譯成相應的輸出信號的電路。 設計 :把三位二進制輸入信號翻譯成 8個輸出信號譯碼器， 過程如下。 (1)列出譯碼器的邏輯真值表，如表 輸 入 輸 出 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表 (3) 畫出譯碼器的邏輯電路 輸出信號采用高電平有效 ， 譯碼器電路如下圖 2. 集成譯碼器 在集成電路的譯碼器中一般都增加了使能端和控制端，使譯碼的操作更加靈活方便。不同的電路，這些功能端有的是邏輯 0有效，有的是邏輯 1有效，使用時必須注意。 (1) 3/8線譯碼器 : 使 能 端 控 制 端 輸 入 輸 出 2S 3S 7Y 6Y 5Y 4Y 3Y 2Y 1Y 0Y 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 表 74 邏輯表達式為 : 表 4 從表中可看到 ， 對應于每一組的二進制輸入代碼 ， 四個輸出端中只有一個為 0， 其余全為 1。 顯示譯碼器 在數(shù)字系統(tǒng)中 ,把測量和數(shù)值運算的結果用十進制數(shù)碼顯示出來，需要用數(shù)字顯示譯碼器。它能把二進制編碼譯成十進制碼，并用顯示器件顯示出來。 常用的顯示器件有 :半導體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼 管。 把多個發(fā)光二極管封裝在一起成為點陣 、 文字 、 符號 、 數(shù)碼等形式 。 發(fā)光二極管分段排列封裝成數(shù)碼形式即為數(shù)碼管 。 半導體數(shù)碼管亦稱 數(shù)碼管分為七個段發(fā)光 ， 圖 中七段 (a、 b、 c、 d、 e、 f、 g)， 另一段是小數(shù)點位 。 選擇不同的字段發(fā)光 ， 可顯示出不同的字形 。 在數(shù)碼管內部 ， 根據(jù)發(fā)光二極管的連接方式不同分為共陰極和共陽極兩種類型 ， 如圖 圖 (a)為共陰極接法 ， 圖 (b)為共陽極接法 。 要使某段二極管發(fā)亮 ， 對共陰極接法的數(shù)碼管中相應二極管的陽極加高電平 ， 對共陽