湖南文理學(xué)院課程設(shè)計(jì)報(bào)告課程名稱： 通信系統(tǒng)課程設(shè)計(jì) 專業(yè)班級(jí)： 通信班 學(xué)號(hào)（19號(hào)）學(xué)生姓名： 楊海鑫 指導(dǎo)教師： 戴正科 完成時(shí)間： 2015年 6 月 26 日 報(bào)告成績： 評(píng)閱意見： 評(píng)閱教師 日期 2015.6.29 目錄一、設(shè)計(jì)要求3二、設(shè)計(jì)作用與目的3三、所用設(shè)備及軟件3四、系統(tǒng)設(shè)計(jì)方案41.系統(tǒng)總體設(shè)計(jì)42.工作原理5五、系統(tǒng)硬件設(shè)計(jì)71.A/D轉(zhuǎn)換模塊72.數(shù)據(jù)存儲(chǔ)模塊93.D/A轉(zhuǎn)換模塊94.FPGA控制模塊10六、系統(tǒng)軟件設(shè)計(jì)101.主程序流程設(shè)計(jì)102.子程序設(shè)計(jì)113.FPGA的編程13七、實(shí)驗(yàn)調(diào)試結(jié)果13八、設(shè)計(jì)中的問題及解決方法15九、設(shè)計(jì)心得15十、參考文獻(xiàn)16十一、附錄181.程序總體結(jié)構(gòu)原理圖181.TLC5510采樣控制182.程序清單181.狀態(tài)機(jī)實(shí)現(xiàn)TLC5510采樣控制程序182.行為描述方式實(shí)現(xiàn)TLC5510采樣控制程序20基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)一、 設(shè)計(jì)要求數(shù)據(jù)采集電路是測試系統(tǒng)中的重要組成部分，其主要包括模擬電路部分和數(shù)字電路部分兩個(gè)部分。其中的模擬部分主要是將前端的傳感器所提供的電參量信號(hào)進(jìn)行轉(zhuǎn) 換、放大、濾波、調(diào)零等處理，使之成為適合AD或者顯示記錄儀器所需要的電壓信號(hào)。數(shù)字部分主要是根據(jù)不同的需要按照不同的采樣策略來對AD轉(zhuǎn)換器進(jìn)行控制，實(shí)現(xiàn)對模擬信號(hào)的采樣和量化。同時(shí)數(shù)字部分的電路還要將所采集的數(shù)據(jù)進(jìn)行處理、存儲(chǔ)和向上位機(jī)傳輸，以便進(jìn)行更進(jìn)一步的數(shù)據(jù)分析。二、 設(shè)計(jì)作用與目的介紹了一種基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，描述了系統(tǒng)的主要組成及FPGA的實(shí)現(xiàn)方法，并用VHDL語言設(shè)計(jì)的狀態(tài)機(jī)在Quanus發(fā)軟件 中進(jìn)行真。該系統(tǒng)在通用數(shù)據(jù)采集系統(tǒng)的基礎(chǔ)上，增加數(shù)據(jù)編碼模塊，將多路數(shù)據(jù)組合為一路進(jìn)行存儲(chǔ)；采用批處理數(shù)據(jù)方式，減少數(shù)據(jù)編碼次數(shù)，加快數(shù)據(jù)處理速度。三、 所用設(shè)備及軟件嵌入式處理器、FPGA軟件、有Quanus仿真軟件的計(jì)算機(jī)。四、 系統(tǒng)設(shè)計(jì)方案本次設(shè)計(jì)有2個(gè)方案可供選擇。 方案一是采用ATmega16單片機(jī)設(shè)計(jì)。用ATmega16單片機(jī)控制的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案。單片機(jī)將現(xiàn)場采集的多路模擬信號(hào)轉(zhuǎn)換為數(shù)字量,通過LCD12864將其在現(xiàn)場顯示,通過AT24C64將數(shù)據(jù)進(jìn)行存儲(chǔ),現(xiàn)場采集的信號(hào)還可以通過485總線傳輸至上位機(jī)。方案二是采用嵌入式處理器，并通過FPGA軟件進(jìn)行仿真，將外界干擾信號(hào)濾波之后輸入到A/D轉(zhuǎn)換芯片TLC5510中。本次設(shè)計(jì)采用方案二。原因在于方案一的單片機(jī)結(jié)構(gòu)復(fù)雜，教科書中并未提及，而方案二中只需要仿真，所需芯片可以在教科書中找到。1. 系統(tǒng)總體設(shè)計(jì)系統(tǒng)的總體結(jié)構(gòu)如圖4.1所示。在符合奈奎斯特采樣定理的條件下，外界的模擬信號(hào)頻率要小于采樣模塊采樣頻率的1/2。如果還有高頻分量的話，可以讓外界的模擬信號(hào)經(jīng)過一個(gè)低通濾波器濾除高頻分量后輸入到A/D轉(zhuǎn)換芯片TLC5510中。經(jīng)過A/D轉(zhuǎn)換器后不僅時(shí)間離散化了，而且幅度也離散化，即x(n)。由FPGA中的采樣控制器控制TLC5510的采樣，將采集到的信號(hào)鎖存在FPGA的內(nèi)部存儲(chǔ)器RAM中，然后控制RAM中的數(shù)據(jù)輸出到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器每隔一個(gè)時(shí)鐘取出一次y(n)，隨之在D/A轉(zhuǎn)換器的保持電路中將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，這些信號(hào)在時(shí)間點(diǎn)上的幅度應(yīng)等于序列y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。 若最后輸出的信號(hào)具有不符合條件的高頻分量，則還要通過一個(gè)模擬濾波器，濾除不需要的高頻分量，平滑成所需的模擬輸出信號(hào)y(t)，以完成信號(hào)的采集。根據(jù) FPGA在系統(tǒng)中的功能，可將其模塊分為A/D采樣控制模塊、數(shù)據(jù)存儲(chǔ)模塊和D/A控制模塊。圖4.1 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖2. 工作原理可編程邏輯陣列器件是可以由用戶進(jìn)行編程以實(shí)現(xiàn)所需邏輯功能的數(shù)字集成電路，利用其內(nèi)部的邏輯結(jié)構(gòu)實(shí)現(xiàn)任何布爾表達(dá)式、寄存器函數(shù)。和一般的ASIC電路相比，可編程邏輯陣列器件具有設(shè)計(jì)周期短，修改方便的優(yōu)點(diǎn)。根據(jù)編程方式FPGA器件基本可分為三種：基于反熔絲編程的FPGA、基于SRAM編程的FPGA、基于閃存編程的FPGA?；贏D9446采集 芯片反熔絲編程的FPGA具有體積小、集成度高和高速度的特點(diǎn)，還具有加密、防拷貝、抗干擾以及不需外接只讀存儲(chǔ)器的特點(diǎn)，但只能一次編程，比較適合于定 型產(chǎn)品。后兩種FPGA屬于可重復(fù)編程型FPGA，SRAM型FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，甚至能在系統(tǒng)運(yùn)行中改變配置數(shù)據(jù)實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。 Flash Memory型FPGA具有非易失性和重復(fù)編程的雙重優(yōu)點(diǎn)，但不能動(dòng)態(tài)重構(gòu)，功耗也較SRAM型FPGA高。從邏輯塊的構(gòu)造分類，F(xiàn)PGA的結(jié)構(gòu)有三種：查找表型、多路開關(guān)型和多級(jí)與或門型。Xilinx公司FPGA的邏輯塊構(gòu)造有查找表型和多路開關(guān)型， 其中具有代表性的查找表結(jié)構(gòu)是Xilinx公司的XC系列FPGA，它的可編程邏輯單元是查找表，由查找表構(gòu)成函數(shù)發(fā)生器，再由查找表來實(shí)現(xiàn)邏輯函數(shù)。 Altera公司的FPGA器件，其邏輯塊構(gòu)造為多級(jí)與或門型，它的可編程單元是可配置的多路開關(guān)。利用多路開關(guān)的特性，對它的輸入和選擇信號(hào)進(jìn)行配置， 接到固定電平或輸入信號(hào)上，實(shí)現(xiàn)不同的邏輯功能。還有一種是采用多級(jí)與非門結(jié)構(gòu)的Altera公司的FPGA，在多級(jí)與非門結(jié)構(gòu)中，可編程邏輯單元是一個(gè)異或邏輯塊。查找表型的優(yōu)點(diǎn)是功能多，N輸入的查找表可以實(shí)現(xiàn)N個(gè)任意的組合邏輯函數(shù)。多路開 關(guān)型的優(yōu)點(diǎn)是可以把大量的多路開關(guān)和邏輯門連接起來，構(gòu)成大量函數(shù)的邏輯塊。多級(jí)與或門型的優(yōu)點(diǎn)是可以方便地將待反饋的輸出信號(hào)反饋到輸入端，以實(shí)現(xiàn)閉環(huán) 控制邏輯和多個(gè)邏輯塊之間的級(jí)聯(lián)。隨著大規(guī)?，F(xiàn)場可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入“片上可編程系統(tǒng)” (SOPC)的新紀(jì)元：芯片朝著高密度、低壓、低功耗方向挺進(jìn):在SOC芯片上可以將微處理器、數(shù)字信號(hào)處理器、存儲(chǔ)器、邏輯電路、模擬電路集成在一個(gè)芯片上。而如果將可編程邏輯電路1P核集成到SOC芯片上則會(huì)大大提高SOC芯片的靈活性與有效性，并且縮短了SOC芯片的設(shè)計(jì)周期。因此國際各大公司都在積極擴(kuò)充其IP庫，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場。由此可見，F(xiàn)PGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題， 而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，這使得FPGA占有越來越多的市場，特別是對小批量、多品種的產(chǎn)品需求，使FPGA成為首選。 FPGA普及的另一重要原因是IP(知識(shí)產(chǎn)權(quán))越來越被高度重視，帶有IP內(nèi)核的功能塊在ASIC設(shè)計(jì)平臺(tái)上的應(yīng)用日益廣泛。越來越多的設(shè)計(jì)人員，采用設(shè) 計(jì)重用，將系統(tǒng)設(shè)計(jì)模塊化，為設(shè)計(jì)帶來了快捷和方便。并可以使每個(gè)設(shè)計(jì)人員充分利用軟件代碼，提高開發(fā)效率，減少上市時(shí)間，降低研發(fā)費(fèi)用，縮短研發(fā)周期， 降低風(fēng)險(xiǎn)。 FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制 電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。五、 系統(tǒng)硬件設(shè)計(jì)1. A/D轉(zhuǎn)換模塊在系統(tǒng)的A/D轉(zhuǎn)換中使用的芯片是TLC5510TLC5510芯片圖如圖2所示：TLC5510 高速模數(shù)轉(zhuǎn)換芯片，用于視頻處理，高速數(shù)據(jù)轉(zhuǎn)換等領(lǐng)域，采用CMOS工藝制造，精度為8位，轉(zhuǎn)換速率20Msps，每秒采樣20M次，采用半閃速結(jié)構(gòu)，內(nèi)建采樣保持電路。TLC5510為24引腳、PSOP表貼封裝形式（NS）。其引腳排列如圖5.1。 圖5.1 TLC5510引腳排列圖AGND：模擬地信號(hào)；ANALOG IN：模擬信號(hào)輸入端；CLK：時(shí)鐘輸入端，作為數(shù)據(jù)采集的主控時(shí)鐘；DGND：數(shù)字信號(hào)地；D1D8:數(shù)據(jù)輸出端口。D1為數(shù)據(jù)最低位，D8位最高位；OE：輸出使能端。當(dāng)OE位低時(shí)，D1D8數(shù)據(jù)有效；因?yàn)橄到y(tǒng)中D1D8端口的數(shù)據(jù)在整個(gè)仿真過程中都有效，所有OE始終設(shè)置為低電平；VDDA：模擬電路工作電源；VDDD：數(shù)字電路工作電源；此系統(tǒng)中使用FPGA來控制A/D采樣，包括將采得的數(shù)據(jù)存入FIFO（FPGA內(nèi)部FIFO存儲(chǔ)速率可達(dá)10ns），整個(gè)采樣周期需要4至5個(gè)狀 態(tài)即可完成。若FPGA的時(shí)鐘頻率為100MHz，則從一個(gè)狀態(tài)向另一狀態(tài)轉(zhuǎn)換的時(shí)間為一個(gè)時(shí)鐘周期，不到單片機(jī)的采樣周期的千分之一。 圖5.2 FPGA控制TLC5510圖示如圖5.2所示，F(xiàn)PGA控制TLC5510實(shí)現(xiàn)了將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的過程。其中，TLC5510轉(zhuǎn)換好的數(shù)據(jù)將存到FPGA的內(nèi)部存儲(chǔ)器中等待處理。TLC5510是以流水線的工作方法進(jìn)行工作。它在每一個(gè)周期都啟動(dòng)一次采樣，完成一次采樣；每次啟動(dòng)采樣是在CLK的下降沿進(jìn)行，不過采樣轉(zhuǎn)換結(jié)果的輸出在2.5個(gè)CLK周期后，將送到內(nèi)部數(shù)據(jù)總線上。將輸出延時(shí)Tdd計(jì)入，從采樣到輸出需經(jīng)過2.5*Tclk+Tdd。對于需要設(shè)計(jì)的從采樣控制器， 可以認(rèn)為，每加一個(gè)采樣CLK周期，A/D就會(huì)輸出一個(gè)采樣數(shù)據(jù)。在圖5.3所示的工作時(shí)序的控制下，當(dāng)?shù)谝粋€(gè)時(shí)鐘周期的下降沿到來時(shí)，模擬輸入電壓將被 采樣到高比較器塊和低比較器塊，高比較器塊在第二個(gè)時(shí)鐘周期的上升沿最后確定高位數(shù)據(jù)，同時(shí)，低基準(zhǔn)電壓產(chǎn)生與高位數(shù)據(jù)相應(yīng)的電壓。低比較塊在第三個(gè)時(shí)鐘 周期的上升沿的最后確定低位數(shù)據(jù)。高位數(shù)據(jù)和低位數(shù)據(jù)在第四個(gè)時(shí)鐘周期的上升沿進(jìn)行組合，這樣，第次采集的數(shù)據(jù)經(jīng)過2.5個(gè)時(shí)鐘周期的延遲之后，便可送到內(nèi)部數(shù)據(jù)總線上。此時(shí)輸出使能OE有效，數(shù)據(jù)被送至8位數(shù)據(jù)總線上。 圖5.3 TLC5510時(shí)序圖對A/D器件進(jìn)行采樣控制，傳統(tǒng)的方法是用CPU或單片機(jī)完成的。編程簡單，控制靈活，但缺點(diǎn)是控制周期長，速度慢。特別是當(dāng)A/D器件本身的采樣速度比 較快時(shí)，CPU的慢速極大的限制了A/D的速度。A/D轉(zhuǎn)換芯片TLC5510的采樣速率達(dá)40MHz，采樣周期是0.025s，單片機(jī)在控制A/D進(jìn) 行一個(gè)采樣周期中必須完成的操作有初始化TLC5510，啟動(dòng)采樣，等待約0.025s，發(fā)出讀數(shù)命令，分兩次將12位轉(zhuǎn)換好的數(shù)從TLC5510讀進(jìn) 單片機(jī)，再分兩次將此數(shù)存入外部RAM中，外部RAM地址加1，此后再進(jìn)行第二次采樣周期的控制。2. 數(shù)據(jù)存儲(chǔ)模塊數(shù)據(jù)鎖存模塊是由ezNiosDK FPGA板的芯片F(xiàn)IFO構(gòu)成，其存儲(chǔ)速率可達(dá)到10ns。在FPGA中A/D采樣控制器控制TLC5510將數(shù)據(jù)采集到后，F(xiàn)PGA便將鎖存信號(hào)調(diào)節(jié)為有效的高電平，然后將信號(hào)鎖存入存儲(chǔ)器中。選擇一：外部隨機(jī)存儲(chǔ)器RAM。選擇二：內(nèi)部隨機(jī)存儲(chǔ)器RAM。選擇三：內(nèi)部FIFO，相比之下，F(xiàn)IFO更適合于用作A/D采樣數(shù)據(jù)高速寫入的存儲(chǔ)器，因?yàn)镕IFO的寫入時(shí)間只有一個(gè)時(shí)鐘周期，因此決定使用LPM_FIFO作為采樣存儲(chǔ)器。3. D/A轉(zhuǎn)換模塊DAC0832是8位分辨率D/A。轉(zhuǎn)換集成芯片，與處理器完全兼容，其價(jià)格低廉，接口簡單，轉(zhuǎn)換控制容易等優(yōu)點(diǎn)得到了廣泛的應(yīng)用，其引腳圖如圖5.4所示。 圖5.4 DAC0832芯片引腳圖對于從零電平開始的正極性模擬輸入電壓，REFB應(yīng)當(dāng)連接到模擬地AGND。VREFT的范圍為2V5V。在本設(shè)計(jì)中，CCD輸出的模擬視頻信號(hào) 經(jīng)過反相、濾波、放大之后即為從零電平開始的正極性模擬電壓信號(hào)。因此，為了簡化電路并同時(shí)滿足設(shè)計(jì)要求，選用了DAC0832的內(nèi)部基準(zhǔn)方式，同時(shí)，因 為CCD視頻信號(hào)是2V基準(zhǔn)，所以，根據(jù)DAC0832的自身的特點(diǎn)，在設(shè)計(jì)過程中，將REFBS端與AGND，而將REFTS與VDDA端相連，同時(shí)將 REFBS短接至REFB端，REFTS短接至REFT端來獲得2V基準(zhǔn)電壓。4. FPGA控制模塊系統(tǒng)中采用FPGA控制A/D轉(zhuǎn)換模塊和D/A轉(zhuǎn)換模塊，相對于單片機(jī)的控制。FPGA模塊內(nèi)部有三大部分構(gòu)成，分別為A/D采樣控制器，F(xiàn)IFO，D/A采樣控制器。首先主控時(shí)鐘條件下，A/D采樣控制器驅(qū)動(dòng)A/D轉(zhuǎn)換模塊進(jìn)行數(shù) 據(jù)的采樣和轉(zhuǎn)換，然后將轉(zhuǎn)換好的數(shù)據(jù)存入FPGA內(nèi)部的FIFO中，然后在主控時(shí)鐘特定的周期下，將FIFO中暫存的數(shù)據(jù)輸出給D/A轉(zhuǎn)換模塊，與此同 時(shí)，D/A采樣控制器驅(qū)動(dòng)D/A轉(zhuǎn)換模塊將數(shù)據(jù)恢復(fù)為與原始信號(hào)相似的模擬信號(hào)。最后將信號(hào)發(fā)送到硬件設(shè)備中進(jìn)行測試。六、 系統(tǒng)軟件設(shè)計(jì)1. 主程序流程設(shè)計(jì)TLC5510采樣控制程序如圖6.1圖6.1 TLC5510采樣控制程序照該模式的時(shí)序圖進(jìn)行控制邏輯模塊的設(shè)計(jì)，這部分可以用狀態(tài)機(jī)來實(shí)現(xiàn)，緩存控制模塊是介于數(shù)據(jù)寬度轉(zhuǎn)換模塊和接口控制邏輯模塊之間的，也是重點(diǎn)要 談的一部分。在不同的應(yīng)用場合，數(shù)據(jù)格式也不同，不過一般都是一幀一幀傳輸?shù)?，一幀?shù)據(jù)的起始有幀頭，有些也有幀尾還有其他校驗(yàn)位之類的，原理上都差不 多。比較通常的做法是，F(xiàn)PGA把接收到的數(shù)據(jù)先存儲(chǔ)在它外掛的RAM中，RAM的容量正好等于一幀數(shù)據(jù)的大小，存滿RAM之后，再通過接口芯片進(jìn)行上 傳。如果FPGA外掛一片RAM的話，要等到它存滿之后才能開始上傳工作，這會(huì)讓效率打折扣，對一些要求高速傳輸?shù)膱龊蠒?huì)造成影響。在這里介紹一種乒乓 幀，即乒乓球RAM，可以大大提升傳輸速度。2. 子程序設(shè)計(jì)TLC5510采樣控制程序如圖6.2圖6.2 TLC5510采樣控制程序控制電路是數(shù)據(jù)采集系統(tǒng)的核心，該系統(tǒng)采用A3P250實(shí)現(xiàn)。該芯片IO口端口供電電壓為3.3V，與整個(gè)系統(tǒng)數(shù)字邏輯一致，內(nèi)核供電電壓為 25V。該系列具有豐富的I，O口資源，I，O輸出緩沖器可以接收高達(dá)24mA的拉電流和48mA的灌電流。缺省時(shí)，I，O輸出口驅(qū)動(dòng)能力為12mA。采用自頂而下的設(shè)計(jì)方法，分別完成各個(gè)模塊的代碼編寫。主要完成AD采 樣時(shí)鐘控制、SRAM地址發(fā)生、讀，寫控制、并行，串行轉(zhuǎn)換時(shí)鐘控制、乒乓切換控制、插入通道號(hào)等功能。POINTSYNC為A/D轉(zhuǎn)換器的轉(zhuǎn)換時(shí)鐘，OEAD0到OEAD7是8路鎖存器574的輸出使能信號(hào)，LK_LATCH為鎖存器的數(shù)據(jù)打入脈沖信號(hào)；A為SRAM1地址線，WREN為RA M寫時(shí)鐘信號(hào)，RDEN為讀信號(hào)。為了保證數(shù)據(jù)的穩(wěn)定性，在A/D采樣脈沖POIN YNC的上升沿進(jìn)行采樣，經(jīng)過三個(gè)周期后在下降沿將8路數(shù)據(jù)同時(shí)送入鎖存器，而后鎖存器的輸出使能依次有效，使得數(shù)據(jù)在內(nèi)部總線內(nèi)傳輸。由于FPGA是 RAM工藝，掉電后信息將丟失，為此，必須有外置存儲(chǔ)器來保存程序。3. FPGA的編程FPGA編程使用VHDL語言，主要包括對ADS8344的數(shù)據(jù)讀寫、異步數(shù)據(jù)編解碼等。使用FPGA很容易實(shí)現(xiàn)SPI接口間的通信，對ADS8344的數(shù)據(jù)讀寫僅用兩個(gè)進(jìn)程就可以實(shí)現(xiàn)，程序部分可參見附錄。程序中的8位控制字節(jié)是在另一進(jìn)程中根據(jù)用戶要求進(jìn)行配置的?？刂萍拇嫫鞲袷饺?.3圖所示： 圖6.3 8位控制寄存器格式控制寄存器各位的功能說明如下：S控制字節(jié)開始位。為高時(shí)，才表示輸入的字節(jié)有效。A2AO模擬輸入通道選擇位。SGLDIF模擬通道輸入方式選擇位。為高時(shí)，為單端輸入i為低時(shí)，為雙端差分輸入。PDlD0功率管理選擇位。七、 實(shí)驗(yàn)調(diào)試結(jié)果VHDL程序設(shè)計(jì)完成后，必須利用EDA軟件中的綜合器、適配器、時(shí)序仿真器和編程器等工具進(jìn)行相應(yīng)的處理和下載，才能使此項(xiàng)設(shè)計(jì)在FPGA上完成 硬件實(shí)現(xiàn)并能進(jìn)行硬件測試。設(shè)計(jì)驗(yàn)證包括功能（前仿真）與時(shí)序仿真（后仿真）和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測試，模擬實(shí)際物 理環(huán)境下的工作情況。Quartus軟件通過使用PowerFit適配技術(shù)（分塊點(diǎn)云數(shù)據(jù)應(yīng)用強(qiáng)力匹配，里面所有元件都耗電極低，裝在一塊芯片上，人們可以收集、儲(chǔ)存和發(fā)送信息。）和Logiclock增強(qiáng)技術(shù)（LogicLock是 QuartusII 1.1之後新增的功能，最早的概念是：讓使用者每次修改、最佳化整個(gè)專案(project)的一部份時(shí)，該部份在接下來與其他電路整合的過程中，透過第一 次最佳化時(shí)已將電路的擺放位置、nodes間相對關(guān)係固定，以維持原先子模組(sub-module)特性在與電路合併後不受影響，故不需要再對整個(gè)電路 (top-level project)重做一次最佳化。）提供了設(shè)計(jì)的效率。Quartus軟件支持百萬門級(jí)的設(shè)計(jì)， 并且為第三方工具提供了無縫接口。Quartus還提供與其他EDA工具的無縫接口，可以在Quartus集成環(huán)境中自動(dòng)運(yùn)行其他EDA工具。 Quartus可以識(shí)別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和VerilogHDL網(wǎng)表文件，并且可以產(chǎn)生這些網(wǎng)表文件，為其他的EDA工具提供方便的 接口。Quartus的編譯器是系統(tǒng)的核心部位，它提供強(qiáng)大的設(shè)計(jì)處理功能，可以添加特定的約束條件，以提高硅片的利用率。Quartus軟件支持多種仿真方法，即支持testbench、第三方的仿真工具、波形方式輸入。Quartus中，編譯結(jié)果顯示如下： 圖8.1 tlc5510編譯結(jié)果圖8.1是行為描述方式實(shí)現(xiàn)TLC5510采樣控制在Quartus的編譯結(jié)果，從圖中可以看出引腳信息和編譯信息，由圖可見芯片是屬于Cyclone系列。向量波形文件是Quartus中，仿真器結(jié)果如下： 圖8.1 仿真結(jié)果1 圖8.2 仿真結(jié)果2圖8.3 仿真結(jié)果3八、 設(shè)計(jì)中的問題及解決方法該系統(tǒng)綜合運(yùn)用了FPGA硬件描述語言改變電路結(jié)構(gòu)、算法技術(shù)和無線點(diǎn)對點(diǎn)傳輸技術(shù)，將兩者相結(jié)合應(yīng)用在遠(yuǎn)程數(shù)據(jù)采集中。該系統(tǒng)用戶界面友好，操作簡便， 精度、速度以及系統(tǒng)可靠性完全滿足要求。該系統(tǒng)應(yīng)用于某研究所試驗(yàn)中的飛艇與地面間的數(shù)據(jù)采集傳輸。實(shí)踐表明，該系統(tǒng)適合用在要求采集通道多、精度高，但速率要求不高的數(shù)據(jù)采集中。由于整個(gè)系統(tǒng)的控制采用FPGA實(shí)現(xiàn)，具有組織方式靈活的特點(diǎn)，可以依據(jù)現(xiàn)場的具體情況，對FPGA的內(nèi)部配置進(jìn)行修改、調(diào)試。這種數(shù)據(jù)采集系統(tǒng)可適用于多種同步數(shù)據(jù)采集的應(yīng)用場合，是一種比較理想的實(shí)時(shí)數(shù)據(jù)采集方案。該設(shè)計(jì)已經(jīng)應(yīng)用在多模塊的紅外線列探測器地面成像演示系統(tǒng)中，實(shí)際中的應(yīng)用證明，基于FPGA的高速數(shù)據(jù)采集系統(tǒng)完全可以可以滿足其多通道采集的要求。九、 設(shè)計(jì)心得兩周的課程設(shè)計(jì)結(jié)束了，在這次的課程設(shè)計(jì)中不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。在設(shè)計(jì)過程中，與同學(xué)分工設(shè)計(jì)，和同學(xué)們相互探討，相互學(xué)習(xí)，相互監(jiān)督。學(xué)會(huì)了合作，學(xué)會(huì)了運(yùn)籌帷幄，學(xué)會(huì)了寬容，學(xué)會(huì)了理解，也學(xué)會(huì)了做人與處世。 課程設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過程”千里之行始于足下”，通過這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ) 通過這次課程設(shè)計(jì)，本人在多方面都有所提高。通過這次課程設(shè)計(jì)，綜合運(yùn)用本專業(yè)所學(xué)課程的理論從而培養(yǎng)和提高學(xué)生獨(dú)立工作能力，提高了計(jì)算能力，繪圖能力，熟悉了規(guī)范和標(biāo)準(zhǔn)，同時(shí)各科相關(guān)的課程都有了全面的復(fù)習(xí)，獨(dú)立思考的能力也有了提高。 在這次設(shè)計(jì)過程中，體現(xiàn)出自己單獨(dú)設(shè)計(jì)的能力以及綜合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí)學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)。 在此感謝我們的戴正科老師，老師嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；老師循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪；這次的設(shè)計(jì)的每個(gè)實(shí)驗(yàn)細(xì)節(jié)和每個(gè)數(shù)據(jù)，都離不開老師您的細(xì)心指導(dǎo)。而您開朗的個(gè)性和寬容的態(tài)度，幫助我能夠很順利的完成了這次課程設(shè)計(jì)。 同時(shí)感謝對我?guī)椭^的同學(xué)們，謝謝你們對我的幫助和支持，讓我感受到同學(xué)的友誼。 由于本人的設(shè)計(jì)能力有限，在設(shè)計(jì)過程中難免出現(xiàn)錯(cuò)誤，懇請老師們多多指教,我十分樂意接受你們的批評(píng)與指正，本人將萬分感謝。十、 參考文獻(xiàn)1 程佩青.數(shù)字信號(hào)處理教程.清華大學(xué)出版社.20012 邊計(jì)年,薛宏熙譯.用VHDL設(shè)計(jì)電子線路.清華大學(xué)出版社.20003 王鎖萍.電子設(shè)計(jì)自動(dòng)化（EDA）教程.電子科技大學(xué)出版.20004 曾繁泰,侯亞寧,崔元明.可編程器件應(yīng)用導(dǎo)論.清華大學(xué)出版社.20015 潘松,黃繼業(yè).EDA技術(shù)與VHDL.清華大學(xué)出版社.20056 蔣璇,臧春華.數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用技術(shù).電子工業(yè)出版.20017 宋萬杰,羅豐,吳順君.CPLD技術(shù)及應(yīng)用.西安電子科技大學(xué)出版社.20008 馬建國,孟憲元.電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ).清華大學(xué)出版社.20049 張軍峰,王占領(lǐng).基于EDA的FPGA設(shè)計(jì).電子與電腦.2006.210 金革.可編程邏輯陳列FPGA和EPLD.中國科技大學(xué)出版社.199911 Brown,Stephen D. Francis,Robert J. Rose,Jonathan. Vraesic,ZvonKoG.Field-Programmable Gate Arrays. Kluwer AcADemic Publishers.199212 Ole.H.Flesaker.VHDL in Practical Design.Microelectronicslaboratory.199813 James Lapalme.El Mostapha Aboulhamid.Gabriela Nicolescu.A newefficient EDA tool Design methodology.ACM Transactions on Embedded Computing Systems(TECS).May.200614 Rene Penning de Vries.EDA challenges in the converging applicationworld.Proceedings of the conference on Design,automation and test in Europe.Mar.200615 Michael Baxter.Open Source in Electronic Design Automation.LinuxJournal.Feb.200116 Boris Murmann.Bernhard Boser.Digitally Assisted Analog Entegrated Circuits.Queue.Mar.2004十一、 附錄1. 程序總體結(jié)構(gòu)原理圖1. TLC5510采樣控制 圖11.1狀態(tài)機(jī)實(shí)現(xiàn)TLC5510采樣控制原理結(jié)構(gòu)圖圖11.2 行為描述方式實(shí)現(xiàn)TLC5510采樣控制原理結(jié)構(gòu)圖2. 程序清單1. 狀態(tài)機(jī)實(shí)現(xiàn)TLC5510采樣控制程序library ieee;use ieee.std_logic_1164.all;entity VHDL1 isport(rst,clk:in std_logic;d:in std_logic_vector(7 downto 0);ADck,ADoe:out std_logic;data:out std_logic_vector(7 downto 0);dclk:ou