湖南人文科技學(xué)院課程設(shè)計報告課程名稱VHDL語言與EDA課程設(shè)計設(shè)計題目正交信號發(fā)生器系別通信與控制工程系專業(yè)電子信息工程班級10級電子信息工程3班學(xué)生姓名學(xué)號起止日期2013年6月8日2012年6月18日指導(dǎo)教師教研室主任摘要EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。本文詳細介紹了基于FPGA的DSP開發(fā)技術(shù)，提供了一種設(shè)計正交信號發(fā)生器的方案。在信號檢測和信號處理中經(jīng)常需要正交信號。由于正交方波信號較易得到，所以工程人員進行相關(guān)檢測時所采用的正交信號源通常為方波信號。但通過對方波信號作傅立葉分析可知，這種信號含有豐富的諧波分量，嚴(yán)重影響相關(guān)檢測中的接收精度及檢測靈敏度。采用可控的正、余弦波作正交信號，就可以有效地避免諧波問題。本文采用MATLABDSPBUILDER建立模型來實現(xiàn)正交信號發(fā)生器，使用自頂向下的設(shè)計方法，設(shè)計簡單，能夠提高設(shè)計效率。利用DSPBUILDER建立起數(shù)學(xué)模型，實現(xiàn)了模塊化的設(shè)計變得直觀。在SIMULINK中進行仿真驗證，通過SIGNALCOMPILER將模型轉(zhuǎn)換成硬件描述語言，經(jīng)過QUARTUS仿真正確后，下載到FPGA里，輸出的正交信號能靈活的調(diào)頻，調(diào)相，調(diào)幅，實現(xiàn)全數(shù)字化設(shè)計。該方案簡化了硬件設(shè)計的難度。對各個模塊的參數(shù)進行簡單的設(shè)置就能完成復(fù)雜的電子設(shè)計系統(tǒng)設(shè)計。關(guān)鍵詞EDA技術(shù)；DSPBUILDER；正交信號發(fā)生器；SIGNALCOMPILER目錄設(shè)計要求11、方案論證與對比111方案一112方案二113方案選擇22、系統(tǒng)總體方案設(shè)計及實現(xiàn)221正交信號發(fā)生器設(shè)計2211DDS原理及設(shè)計2212頻率字輸入的計算6213輸出波形峰峰值的計算6214相位差的計算6215正交信號發(fā)生器電路模型圖7216SIMULINK模型的仿真822SIGNALCOMPILER的使用9221分析當(dāng)前的模塊9222設(shè)置SIGNALCOMPILER9223把模型文件MDL轉(zhuǎn)換成VHDL9224綜合9225QUARTUS試配1023嵌入式鎖相環(huán)的設(shè)計1024引腳的鎖定103、設(shè)計結(jié)果與結(jié)論114、結(jié)束語及致謝115、元器件及儀器設(shè)備明細表126、參考文獻137、程序清單13正交信號發(fā)生器設(shè)計要求能通過按鍵進行幅度控制，輸出信號的頻率在1050KHZ,或者固定在某一頻率上，要求峰峰值大于3V，且輸出波形不失真。1、方案論證與對比11方案一該方案根據(jù)矩陣式鍵盤輸入給FPGA送出頻率控制字與相位控制字，用于設(shè)定輸出正弦波的頻率與相位。高速DA轉(zhuǎn)換器用于正弦波的DA轉(zhuǎn)換。FPGA構(gòu)成DDS的核心部分，用于接收送來的頻率字與相位字，同時給DA轉(zhuǎn)換器輸出正弦波數(shù)據(jù)。采用字符型液晶顯示屏實時顯示輸出的頻率與相位。該方案需借助QUARTUS來完成。12方案二該方案是基于DSPBUILDER與DDS并借助于MATLAB進行設(shè)計的。首先在MATLAB中DSPBUILD的SIMULINK中進行建模，系統(tǒng)仿真通過SIGNALCOMPILER將模型設(shè)計文件轉(zhuǎn)換成相應(yīng)的硬件描述語言（VHDL），在QUARTUS平臺上進行綜合生成網(wǎng)表圖1方案一原理框圖按鍵控制DDS相位累加器幅度控制D/A轉(zhuǎn)換電路A頻率字輸入相位字輸入A路輸出文件，并適配下載至FPGA。在這個方案中，有兩路正弦信號，一路為參考信號，另一路是可數(shù)控的移動信號，并且這兩路可同步進行幅度和頻率數(shù)控，即對于這兩路輸出的正弦信號，在相位、頻率和幅度3個參數(shù)上都能完成等步長數(shù)控步進，而且還能對指定的參數(shù)進行設(shè)定。頻率字輸入圖2方案二原理框圖信號輸出DDS相位累加器加法器查找表查找表相位字輸入信號輸出13方案選擇方案一是基于QUARTUS，在設(shè)計的過程中，利用VHDL完成電路設(shè)計，必須借助于EDA工具中的綜合器、適配器、時序仿真器和編程器等工具進行相應(yīng)的處理，才能使此項設(shè)計在FPGA上完成硬件實現(xiàn)并得到硬件測試，在進行HDL文本輸入設(shè)計流程中比較繁瑣，而且容易出錯。而方案二是基于DSPBUILDER進行手動流程設(shè)計，在設(shè)計過程中，DSPBUILDER會自動完成VHDL的轉(zhuǎn)換、綜合、適配，而不像方案一那樣要進行HDL文本輸入，這樣的話就能避免文本輸入過程中的絕大多數(shù)錯誤。因而我們選擇方案二。2、系統(tǒng)總體方案設(shè)計及實現(xiàn)21正交信號發(fā)生器設(shè)計211DDS原理及設(shè)計直接數(shù)字頻率合成技術(shù)DIRECTDIGITALSYNTHESIS，DDS是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術(shù)，該技術(shù)具有頻率分辨率高、頻率變化速度快、相位可連續(xù)性變化等特點，在數(shù)字通信系統(tǒng)中被廣泛采用，是信號生成的最佳選擇。DDS主要由相位累加器、相位調(diào)制器、正弦ROM查找表、D/A轉(zhuǎn)換器等組成。系統(tǒng)時鐘CLK由一個穩(wěn)定的晶體振蕩器產(chǎn)生,用來同步整個合成器的各組成部分。同步寄存器的使用是為了當(dāng)輸入的頻率字改變時不會干擾相位累加器的正常工作。相位累加器是整個DDS的核心,它由N位加法器和N位相位寄存器級聯(lián)構(gòu)成,類似一個簡單的加法器,完成上面推導(dǎo)中的相位累加功能。每來一個時鐘脈沖,加法器就將輸入的N位頻率字與相位寄存器輸出的累加相位數(shù)據(jù)相加,然后將相加后的結(jié)果送至相位累加器的輸入端,相位寄存器就將在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一個時鐘的作用下繼續(xù)將相位數(shù)據(jù)與輸入的頻率字相加。當(dāng)相位累加器累加滿量2時,就會產(chǎn)生一次溢出,完成一個周期性的動作,這個周期就是合成信號的一個周期,累加器的溢出頻率就是DDS的合成信號頻率。相位調(diào)制器接收相位累加器的相位輸出,并與一個相位偏移值相加,主要用于信號的相位調(diào)制,如PSK相移鍵控等。在不使用時可去掉該部分,或加一個固定的相位字輸入。注意相位字輸入也要用同步寄存器保持同步,但相位字輸入的寬度M與頻率字輸入N往往是不相等的,一般M11,WIDTH_INR0,WIDTH_OUTL10,WIDTH_OUTR0,LPM_SIGNEDBUSISUNSIGNED,ROUND0,SATUR0PORTMAPXINA17W,YOUTSAOUTPUTOOUTPUTI/OASSIGNMENTFROMSIMULINKBLOCK“OUTPUT1“OUTPUT1ISBFGENERICMAPWIDTH_INL11,WIDTH_INR0,WIDTH_OUTL10,WIDTH_OUTR0,LPM_SIGNEDBUSISUNSIGNED,ROUND0,SATUR0PORTMAPXINA18W,YOUTSAOUTPUT1OBUSFORMATTINGSIMULINKBLOCK“ALTBUS“ALTBUSISBFGENERICMAPWIDTH_INL34,WIDTH_INR0,WIDTH_OUTL32,WIDTH_OUTR0,LPM_SIGNEDBUSISUNSIGNED,ROUND0,SATUR0PORTMAPXINA7W,YOUTA0W31DOWNTO0DELAYELEMENTSIMULINKBLOCK“DELAY“DELAYISDELAYGENERICMAPLPM_WIDTH34,LPM_DELAY1,SEQUENCELENGTH1,SEQUENCEVALUE1PORTMAPDATAAA12W,CLOCKCLOCK,ENA1,SCLRSCLR,RESULTA7WPRODUCTOPERATORSIMULINKBLOCK“PRODUCT“PRODUCTIALTIMULTGENERICMAPLPM_WIDTHA11,LPM_WIDTHB9,PIPELINE0,ONE_INPUT0,LPM1,LPM_HINT“UNUSED“,CST_VAL“000000000“,SEQUENCELENGTH1,SEQUENCEVALUE1,DSPB_WIDTHR20PORTMAPDATAAA14W,DATABA5W,CLOCK0,ENA1,SCLR0,RESULTA10WPRODUCTOPERATORSIMULINKBLOCK“PRODUCT1“PRODUCT1IALTIMULTGENERICMAPLPM_WIDTHA11,LPM_WIDTHB9,PIPELINE0,ONE_INPUT0,LPM0,LPM_HINT“UNUSED“,CST_VAL“000000000“,SEQUENCELENGTH1,SEQUENCEVALUE1,DSPB_WIDTHR20PORTMAPDATAAA15W,DATABA6W,CLOCK0,ENA1,SCLR0,RESULTA11WSUMOPERATORSIMULINKBLOCK“PARALLELADDERSUBTRACTOR“PARALLELADDERSUBTRACTORISADDERSUBGENERICMAPLPM_WIDTH33,PIPELINE1,SEQUENCELENGTH1,SEQUENCEVALUE1,ADDSUBVALADDADDPORTMAPDATAAA0W,DATABA9W,CLOCKCLOCK,ENA1,SCLRSCLR,RESULTA12WSUMOPERATORSIMULINKBLOCK“PARALLELADDERSUBTRACTOR1“PARALLELADDERSUBTRACTOR1ISADDERSUBGENERICMAPLPM_WIDTH34,PIPELINE1,SEQUENCELENGTH1,SEQUENCEVALUE1,ADDSUBVALADDADDPORTMAPDATAA32DOWNTO0A4W32DOWNTO0,DATAA33A4W32,DATABA7W,CLOCKCLOCK,ENA1,SCLRSCLR,RESULTA13WLOOKUPTABLESIMULINKBLOCK“LUT“LUTILPM_ROMGENERICMAPLPM_WIDTH10,LPM_WIDTHAD10,LPM_ADDRESS_CONTROL“REGISTERED“,LPM_OUTDATA“UNREGISTERED“,LPM_FILE“BIAOZHUN1LUTHEX“PORTMAPADDRESS9DOWNTO0A16W9DOWNTO0,INCLOCKCLOCK,QA14W9DOWNTO0A14W1010,LPM_WIDTHAD10,LPM_ADDRESS_CONTROL“REGISTERED“,LPM_OUTDATA“UNREGISTERED“,LPM_FILE“BIAOZHUN1LUT1HEX“PORTMAPADDRESS9DOWNTO0A16W9DOWNTO0,INCLOCKCLOCK,QA15W9DOWNTO0A15W1032,WIDTHOUT10,MSB31,LSB22,ROUND0,LPM_SIGNEDBUSISUNSIGNED,SATUR0PORTMAPXIN31DOWNTO0A13W31DOWNTO0,YOUTA16W9DOWNTO0BUSCONVERSIONSIMULINKBLOCK“BUSCONVERSION2“BUSCONVERSION2ISREDGENERICMAPWIDTHIN20,WIDTHOUT10,MSB18,LSB9,ROUND0,LPM_SIGNEDBUSISUNSIGNED,SATUR0PORTMAPXIN19DOWNTO0A10W19D