集成電路的EDA技術(shù)及實(shí)例分析學(xué)院電子信息工程學(xué)院專業(yè)班級(jí)通信1004學(xué)生姓名童博10284043姚劍鵬102220872012年12月20日集成電路的EDA技術(shù)摘要本文首先介紹了EDA技術(shù)的基本概念及其發(fā)展歷程，接著逐一介紹了EDA技術(shù)主要內(nèi)容，主要包括可編程邏輯器件與硬件描述語(yǔ)言。對(duì)EDA技術(shù)的設(shè)計(jì)方法發(fā)展進(jìn)行了介紹與分析，并列舉了一個(gè)數(shù)字ASIC設(shè)計(jì)的實(shí)例。接著引出了傳統(tǒng)與現(xiàn)代設(shè)計(jì)方法的區(qū)別并展示了集成電路與可編程邏輯器件的設(shè)計(jì)過程。然后對(duì)EDA的應(yīng)用軟件進(jìn)行了簡(jiǎn)單介紹，同時(shí)了解了一些著名的公司。最后對(duì)現(xiàn)代電子技術(shù)的核心可編程邏輯器件（PLD）進(jìn)行了重點(diǎn)介紹，包括器件品種分類、應(yīng)用特點(diǎn)、芯片標(biāo)識(shí)信息等內(nèi)容，文章最后將其與FPGA作了簡(jiǎn)單比較并列舉了具體例子展示芯片內(nèi)容。關(guān)鍵詞EDA技術(shù)可編程邏輯器件EDA應(yīng)用PLD/FPGA芯片1EDA技術(shù)的概念及其發(fā)展歷程20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。11EDA技術(shù)的概念EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。12EDA技術(shù)的發(fā)展歷程二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)的不斷發(fā)展，電子技術(shù)面臨著嚴(yán)峻的挑戰(zhàn)。由于電子技術(shù)發(fā)展周期不斷縮短，專用集成電路ASIC的設(shè)計(jì)面臨著難度不斷提高與設(shè)計(jì)周期不斷縮短的矛盾。為了解決這個(gè)問題，要求我們必須采用新的設(shè)計(jì)方法和使用高層次的設(shè)計(jì)工具。在此情況下，EDA電子設(shè)計(jì)自動(dòng)化技術(shù)應(yīng)運(yùn)而生。隨著電子技術(shù)的發(fā)展及縮短電子系統(tǒng)設(shè)計(jì)周期的要求，EDA技術(shù)得到了迅猛發(fā)展。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方法設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯影射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了三個(gè)發(fā)展階段，即20世紀(jì)70年代發(fā)展起來的CAD技術(shù)；20世紀(jì)80年代開始應(yīng)用的CAE技術(shù)；20世紀(jì)90年代后期，出現(xiàn)的以硬件描述語(yǔ)言、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的EDA技術(shù)，這時(shí)的EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。2EDA技術(shù)內(nèi)容21大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷墙鼛啄瓴虐l(fā)展起來的一種新型集成電路，是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)，是硬件編程語(yǔ)言HDL物理實(shí)現(xiàn)工具，可編程邏輯器件對(duì)數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化起著推波助瀾的作用，可以說，沒有可編程邏輯器件就沒有當(dāng)前的數(shù)字電路自動(dòng)化，目前，由于這種以可編程邏輯器件為原材料。從“制造自主芯片”開始的EDA設(shè)計(jì)模式己成為當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)的主流。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路VLSIC，幾萬門以上以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路ASIC芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件FPLD，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD?？删幊踢壿嬈骷幱诟咚侔l(fā)展的階段。新型的FPGACPLD規(guī)模越來越大，成本越來越低。高性價(jià)比使可編程邏輯器件在硬件設(shè)計(jì)領(lǐng)域扮演著日益重要的角色。低端CPLD已經(jīng)逐步取代了74系列等傳統(tǒng)的數(shù)字元件，高端的FPGA也在不斷地奪取ASIC的市場(chǎng)份額，特別是目前大規(guī)模FPGA多數(shù)支持可編程片上系統(tǒng)SOPC，與CPU或DSPCORE的有機(jī)結(jié)合使FPGA已經(jīng)不僅僅是傳統(tǒng)的硬件電路設(shè)計(jì)手段，而逐步升華為系統(tǒng)級(jí)實(shí)現(xiàn)工具。下一代可編程邏輯器件硬件上的四大發(fā)展趨勢(shì)可總結(jié)如下最先進(jìn)的ASIC生產(chǎn)工藝將被更廣泛的應(yīng)用于以FPGA為代表的可編程邏輯器件；越來越多的高端FPGA產(chǎn)品將包含DSP或CPU等處理器內(nèi)核，從而FPGA將由傳統(tǒng)的硬件設(shè)計(jì)手段逐步過渡為系統(tǒng)級(jí)設(shè)計(jì)平臺(tái)FPGA將包含功能越來越豐富的硬核HARDIPCORE，與傳統(tǒng)ASIC進(jìn)一步融合，并通過結(jié)構(gòu)化ASIC技術(shù)加快占領(lǐng)部分ASIC市場(chǎng)；低成本FPGA的密度越來越高，價(jià)格越來起合理，將成為FPGA發(fā)展的中堅(jiān)力量。這4個(gè)發(fā)展趨勢(shì)可簡(jiǎn)稱為先進(jìn)工藝、處理器內(nèi)核、硬核與結(jié)構(gòu)化ASIC、低成本器件。22硬件描述語(yǔ)言HDLHDL是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言。目前利用硬件描述語(yǔ)言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。隨著研究的深入，利用硬件描述語(yǔ)言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)，也正在探索中。硬件描述的語(yǔ)言種類很多，有的從PASCAL發(fā)展而來，也有一些從C語(yǔ)言發(fā)展而來。有些HDL成為IEEE標(biāo)準(zhǔn)，但大部分是本企業(yè)標(biāo)準(zhǔn)。HDL展的技術(shù)源頭是在HDL形成發(fā)展之前，已有了許多程序設(shè)計(jì)語(yǔ)言，如匯編、C、PASCAL、FORTRAN、PROLOG等。這些語(yǔ)言運(yùn)行在不同硬件平臺(tái)、不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。CAD的出現(xiàn)，使人們可以利用計(jì)算機(jī)進(jìn)行建筑、服裝等行業(yè)的輔助設(shè)計(jì)，而電子輔助設(shè)計(jì)也同步發(fā)展起來。在利用EDA工具進(jìn)行電子設(shè)計(jì)時(shí)，邏輯圖、分立電子元件作為整個(gè)越來越復(fù)雜的電子系統(tǒng)的設(shè)計(jì)己不適應(yīng)。任何一種EDA工具，都需要一種硬件描述語(yǔ)言作為EDA工具的工作語(yǔ)言。這些眾多的EDA工具軟件開發(fā)者，各自推出了自己的HDL語(yǔ)言。在我國(guó)比較有影響的硬件描述語(yǔ)言有ABELHDL語(yǔ)言、VERILOGHDL語(yǔ)言、AHDL語(yǔ)言和VHDL語(yǔ)言。這里主要介紹VERILOGHDL和VHDL。221VERILOGHDLVERILOGHDL就是在應(yīng)用最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來的一種硬件描述語(yǔ)言，它是由GDA公司在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。1985年GDA公司推出它的第三個(gè)商用仿真器VERILOGXL，獲得了巨大的成功，從而使得VERILOGHDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購(gòu)了GDA公司，使得VERILOGHDL成為了該公司的獨(dú)家專利。1990年CADENCE公司公開發(fā)表了VERILOGHDL，并成立LVI組織以促進(jìn)VERILOGHDL成為IEEE標(biāo)準(zhǔn)，即IEEESTANDARD13641995。VERILOGHDL的最大特點(diǎn)就是易學(xué)易用，如果有C語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把VERILOGHDL內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語(yǔ)言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。與之相比，VHDL的學(xué)習(xí)要困難一些。但VERILOGHDL較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要特別注意。222VHDLVHDL語(yǔ)言即超高速集成電路硬件描述語(yǔ)言，美國(guó)國(guó)防部在20世紀(jì)80年代后期開發(fā)了VHDL語(yǔ)言。1981年6月成立的VHDL工作小組，提出了一個(gè)滿足電子設(shè)計(jì)各種要求的能夠作為工業(yè)標(biāo)準(zhǔn)的HDL。1983年第三季度，由IBM公司、TI公司、INTERMETRICS公司簽約，組成開發(fā)小組，工作任務(wù)是提出語(yǔ)言版本和開發(fā)軟件環(huán)境。1986年IEEE標(biāo)準(zhǔn)化組織開始工作，討論VHDL語(yǔ)言標(biāo)準(zhǔn)，歷時(shí)一年有余，1987年12月通過標(biāo)準(zhǔn)審查，并宣布實(shí)施，即IEEESTD10711987LRM87。1993年VHDL重新修訂，形成新的標(biāo)準(zhǔn)即IEEESTD10761993LRM93。該語(yǔ)言設(shè)計(jì)技術(shù)齊全、方法靈活、可與制作工藝無關(guān)、編程易于共享，所以成為硬件描述語(yǔ)言的主流，成為標(biāo)準(zhǔn)硬件描述語(yǔ)言。將VHDL程序?qū)懭肟删幊绦酒?，做成ASIC芯片，因其開發(fā)周期短，更改方便，所以將在很大范圍內(nèi)取代單片控制電路，成為未來數(shù)字電路設(shè)計(jì)的主旋律。由于半導(dǎo)體編程技術(shù)的快速進(jìn)步，VHDL所能提供的高階電路描述語(yǔ)言方式，使復(fù)雜的電路可以通過VHDL編輯器的電路方式，輕易而且快速地達(dá)到設(shè)計(jì)的規(guī)格。VHDL電路描述語(yǔ)言所能涵蓋的范圍相當(dāng)廣，能適用于各種不同階層的設(shè)計(jì)工程師的需求。從ASIC的設(shè)計(jì)到PCB系統(tǒng)的設(shè)計(jì)，VHDL電路描述語(yǔ)言都能派上用場(chǎng)，所以VHDL電路設(shè)計(jì)毫無疑問地成為硬件設(shè)計(jì)工程師的必備工具。目前，VHDL語(yǔ)言也已成為FPGACPLD編程最常用的工具。VHDL作為EDA的重要組成都分，提供了借助計(jì)算機(jī)進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的一種很好的手段。用VHDL進(jìn)行設(shè)計(jì)有許多優(yōu)點(diǎn)，VHDL的硬件描述能力很強(qiáng)，可以用于從門級(jí)、電路級(jí)直至系統(tǒng)級(jí)的描述、仿真、綜合和調(diào)試。利用VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，對(duì)大系統(tǒng)的早期設(shè)計(jì)，可在遠(yuǎn)離門級(jí)的高層次上進(jìn)行模擬，以利于設(shè)計(jì)者確定整個(gè)設(shè)計(jì)結(jié)構(gòu)和功能的可行性。VHDL強(qiáng)大的行為描述能力和程序結(jié)構(gòu)，使其具有支持對(duì)大規(guī)模設(shè)計(jì)進(jìn)行分解，以及對(duì)已有的設(shè)計(jì)進(jìn)行再利用的功能。運(yùn)用VHDL設(shè)計(jì)系統(tǒng)硬件具有相對(duì)獨(dú)立性，設(shè)計(jì)時(shí)沒有嵌入與工藝有關(guān)的信息，對(duì)硬件的描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。當(dāng)門級(jí)或門級(jí)以上的描述通過仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，這使硬件實(shí)現(xiàn)的目標(biāo)器件有很寬的選擇范圍，并且修改電路與修改工藝或選擇器件相互之間不會(huì)產(chǎn)生不良影響。VHDL標(biāo)準(zhǔn)，規(guī)范，語(yǔ)法較為嚴(yán)格，采用VHDL的設(shè)計(jì)便于重復(fù)利用交流，VHDL所具有的類屬描述語(yǔ)句和子程序調(diào)用等功能，使設(shè)計(jì)者對(duì)完成的設(shè)計(jì)，不必改變?cè)闯绦?，只需改變類屬參?shù)或函數(shù)，就可改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。1995年我國(guó)國(guó)家技術(shù)監(jiān)督局制定的CAD通用技術(shù)規(guī)范推薦將VHDL作為我國(guó)電子設(shè)計(jì)自動(dòng)化硬件描述語(yǔ)言的國(guó)家標(biāo)準(zhǔn)。VHDL已經(jīng)成為世界上各家EDA工具和集成電路廠商普遍認(rèn)同和共同推廣的標(biāo)準(zhǔn)化硬件描述語(yǔ)言。掌握VHDL，利用VHDL設(shè)計(jì)電子電路，是當(dāng)前進(jìn)行技術(shù)競(jìng)爭(zhēng)的一項(xiàng)基本技能和強(qiáng)有力工具。3EDA技術(shù)層次化方法目前，EDA技術(shù)的含義已經(jīng)不僅局限于當(dāng)初的電路版圖的設(shè)計(jì)自動(dòng)化，更多的是指芯片內(nèi)的電子系統(tǒng)設(shè)計(jì)自動(dòng)化。1臺(tái)計(jì)算機(jī)、1套EDA軟件和1片或幾片大規(guī)模可編程芯片就能完成電子系統(tǒng)的設(shè)計(jì)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法由于大多采用試湊法。試湊法由真值表、卡諾圖、布爾方程狀態(tài)表和狀態(tài)圖描述電路的功能。但試湊法交流和修改很不方便，設(shè)計(jì)花費(fèi)時(shí)間也較多。當(dāng)數(shù)字系統(tǒng)的功能越來越復(fù)雜、器件的集成度越來越高時(shí)，這種方法的缺點(diǎn)就突現(xiàn)出來。目前利用EDA技術(shù)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)有采用自底向上設(shè)計(jì)法、自頂向下設(shè)計(jì)法、混合式設(shè)計(jì)法及模塊設(shè)計(jì)法等。利用層次化設(shè)計(jì)理念，從整個(gè)系統(tǒng)功能出發(fā)，按一定原則將系統(tǒng)進(jìn)行逐層分解，整個(gè)系統(tǒng)就是由不同層次上的各種功能模塊連接而成，使得系統(tǒng)的結(jié)構(gòu)就像一顆樹。系統(tǒng)設(shè)計(jì)分解過程與結(jié)構(gòu)如圖1所示。由圖可見，在這樣的圖形結(jié)構(gòu)中包括兩種基本結(jié)構(gòu)，一種是表示模塊之間連接的“結(jié)構(gòu)描述”，另一種表示模塊性能的性能描述。首先給出系統(tǒng)功能描述，然后再進(jìn)行功能分解，逐層設(shè)計(jì)。圖1系統(tǒng)層次化設(shè)計(jì)31數(shù)字ASIC的設(shè)計(jì)流程圖2所示為數(shù)字ASIC（專用集成電路）的設(shè)計(jì)流程，此流程由系統(tǒng)描述、功能設(shè)計(jì)、邏輯設(shè)計(jì)、電路設(shè)計(jì)、物理設(shè)計(jì)、芯片制造和測(cè)試封裝組成。（1）系統(tǒng)描述這個(gè)階段的要求如下1對(duì)用戶的需求、市場(chǎng)前景進(jìn)行充分的調(diào)研與分析；2對(duì)設(shè)計(jì)模式和制造工藝的選擇進(jìn)行認(rèn)證；3以設(shè)以文檔的形式將ASIC的技術(shù)指標(biāo)、功能、性能、外形尺寸、芯片尺寸、速度與功耗等描述出來。（2）功能設(shè)計(jì)在行為級(jí)上將ASIC的功能及其各個(gè)組成子模塊的關(guān)系正確而完整地描述出來。通常用功能狀態(tài)轉(zhuǎn)換圖來描述所要設(shè)計(jì)的ASIC功能，同時(shí)還用實(shí)現(xiàn)各個(gè)功能所對(duì)應(yīng)的模塊及其相互聯(lián)系圖（既要反映模塊間的通信關(guān)系，又要反映模塊與外部的通信關(guān)系）來描述。（3）邏輯設(shè)計(jì)其主要任務(wù)是得到一個(gè)實(shí)現(xiàn)系統(tǒng)功能的邏輯結(jié)構(gòu)，并對(duì)其進(jìn)行模擬，驗(yàn)證它的正確性。通常采用邏輯圖、HDL語(yǔ)言或布爾表達(dá)式來表示系統(tǒng)的邏輯結(jié)構(gòu)。（4）電路設(shè)計(jì)將邏輯圖中的各個(gè)邏輯部件細(xì)化到由一些基本門互聯(lián)的結(jié)構(gòu)，進(jìn)而細(xì)化到由晶體管互聯(lián)的電路結(jié)構(gòu)。電路設(shè)計(jì)中要考慮電路的速度與功耗，要注意所使用的原件性能。（5）物理設(shè)計(jì)包括版圖的設(shè)計(jì)與驗(yàn)證兩個(gè)任務(wù)。版圖的設(shè)計(jì)是將電路符號(hào)表示轉(zhuǎn)換為幾何符號(hào)表示。版圖的設(shè)計(jì)應(yīng)符合與制作工藝有關(guān)的設(shè)計(jì)規(guī)則要求。版圖的驗(yàn)證內(nèi)容包括設(shè)計(jì)規(guī)則檢查（DRC），版圖的網(wǎng)表及參數(shù)提取（NPE），電學(xué)規(guī)則檢查（ERC），版圖與電路原理圖一致性檢查（LVS）以及后仿真。在版圖設(shè)計(jì)的全過程中以及完成后均需進(jìn)行版圖驗(yàn)證，通常在后仿真與版圖設(shè)計(jì)之間將會(huì)發(fā)生一個(gè)多次反復(fù)的迭代過程，以保證所設(shè)計(jì)的版圖滿足制作工藝要求和符號(hào)系統(tǒng)的設(shè)計(jì)規(guī)范。（6）芯片制造和測(cè)試封裝經(jīng)過驗(yàn)證的版圖就可以送去制作模板并制造芯片，最后進(jìn)行測(cè)試封裝。圖2數(shù)字ASIC的設(shè)計(jì)流程數(shù)字ASIC設(shè)計(jì)舉例一個(gè)簡(jiǎn)單定時(shí)器ASIC的設(shè)計(jì)全過程1系統(tǒng)描述1定時(shí)范圍060分鐘；分辨率1分鐘2主要用途家庭廚房、文教衛(wèi)生等；3芯片功耗工作狀態(tài)10MW休眠狀態(tài)2MW；4芯片面積約15MM15MM；5工作速度50KHZ6工作環(huán)境常溫；7制造工藝2MN阱單鋁CMOS；8封裝形式雙列直插，塑封；9預(yù)計(jì)成本460元/片產(chǎn)量16000片；10引腳24腳，見下圖11外圍電路所設(shè)計(jì)的定時(shí)器ASIC芯片加上少量的外圍元件即可裝配出一個(gè)實(shí)用的家用定時(shí)器。引腳圖定時(shí)器外圍電路設(shè)計(jì)2功能設(shè)計(jì)這一步是在行為級(jí)上將定時(shí)器的功能與系統(tǒng)的各個(gè)子模塊的關(guān)系正確而完整的描述出來。最終得到定時(shí)器的功能狀態(tài)轉(zhuǎn)移圖以及實(shí)現(xiàn)各種功能所需要的各個(gè)子模塊及其相互聯(lián)系圖。注意要反映出模塊間和模快與外部的通訊關(guān)系。3、4邏輯設(shè)計(jì)和電路設(shè)計(jì)邏輯設(shè)計(jì)的主要任務(wù)是得到一個(gè)實(shí)現(xiàn)系統(tǒng)功能的邏輯結(jié)構(gòu)，并對(duì)它進(jìn)行模擬，驗(yàn)證其正確性。設(shè)計(jì)中采用邏輯圖來表示系統(tǒng)的邏輯結(jié)構(gòu)。電路設(shè)計(jì)的任務(wù)是將邏輯部件細(xì)化到由各個(gè)基本門電路互連的結(jié)構(gòu)，進(jìn)而細(xì)化到由晶體管互連的電路結(jié)構(gòu)，通常采用詳細(xì)的電路圖來表示設(shè)計(jì)結(jié)果。我們用設(shè)計(jì)軟件來完成邏輯設(shè)計(jì)與電路設(shè)計(jì)。DSCH軟件能夠進(jìn)行邏輯圖與電路圖的輸入與模擬驗(yàn)證。COUNT60加減計(jì)數(shù)功能測(cè)試波形COUNT60實(shí)現(xiàn)再次加計(jì)數(shù)功能的測(cè)試波形5版圖設(shè)計(jì)版圖設(shè)計(jì)的任務(wù)是根據(jù)邏輯和電路功能的要求和工藝制造的約束條件線寬,間距等反映在設(shè)計(jì)規(guī)則中來設(shè)計(jì)掩模圖在MICROWIND環(huán)境下步驟如下1做布圖規(guī)劃FLOORPLANNING2單元電路與模塊的設(shè)計(jì)與驗(yàn)證3生成具有壓焊塊環(huán)帶的空白芯片圖4按布圖規(guī)劃將設(shè)計(jì)好的單元電路與模塊放置到空白芯片上5連線并進(jìn)行設(shè)計(jì)規(guī)則檢查與模擬測(cè)試,發(fā)現(xiàn)錯(cuò)誤隨時(shí)修正通常按模塊一個(gè)一個(gè)地在4、5兩步間循環(huán),直到整個(gè)系統(tǒng)完成最后還要做總體模擬測(cè)試；6將測(cè)試通過的版圖文件轉(zhuǎn)換為CIF或GDSII文件,提交給集成電路制造工廠。版圖布局規(guī)劃最終版圖設(shè)計(jì)定時(shí)器總體模擬測(cè)試波形圖最后將設(shè)計(jì)好的版圖文件后綴為MSK用FILE下拉菜單中的命令MAKECIFFILE轉(zhuǎn)換為CIF文件,提交給集成電路制造工廠去制作芯片6設(shè)計(jì)分析這次設(shè)計(jì)基本按照從頂而下的設(shè)計(jì)過程來進(jìn)行設(shè)計(jì)，首先對(duì)系統(tǒng)的功能進(jìn)行分析，確認(rèn)系統(tǒng)的各個(gè)功能模塊及各模塊之間的關(guān)系，然后設(shè)計(jì)功能實(shí)現(xiàn)的算法，再根據(jù)算法選擇所寄存器與邏輯門，然后完成底層的電路設(shè)計(jì)與版圖設(shè)計(jì)，成功實(shí)現(xiàn)一個(gè)定時(shí)器芯片的功能，是一個(gè)比較典型的數(shù)字ASIC設(shè)計(jì)。從這次設(shè)計(jì)中我們可以看出從頂而下的設(shè)計(jì)過程的優(yōu)點(diǎn)首先是整體把握好，可以考慮到系統(tǒng)的各個(gè)功能與各功能之間的關(guān)系，從而從大方面奠定了系統(tǒng)的功能完善性與可靠性；另外修改方便，當(dāng)需要增加或改變某個(gè)模塊時(shí)，我們只需要對(duì)這個(gè)模塊進(jìn)行修改并修改模塊與其他模塊的接口即可，不用對(duì)整個(gè)系統(tǒng)進(jìn)行大規(guī)模變化。而且可以逐級(jí)仿真，及時(shí)修正錯(cuò)誤，這也是傳統(tǒng)設(shè)計(jì)方法所難達(dá)到的。同時(shí)這種設(shè)計(jì)過程設(shè)計(jì)時(shí)間短，借助EDA軟件及底層工藝庫(kù)可以很快的完成一次設(shè)計(jì)，大大縮短了設(shè)計(jì)周期。32模擬ASIC的設(shè)計(jì)流程模擬ASIC的設(shè)計(jì)流程如圖3所示。整個(gè)流程分為結(jié)構(gòu)設(shè)計(jì)、單元設(shè)計(jì)和物理版圖設(shè)計(jì)三個(gè)階段。（1）結(jié)構(gòu)級(jí)設(shè)計(jì)將用戶給定的關(guān)于模擬集成電路性能的抽象描述，轉(zhuǎn)化為一個(gè)用各種功能單元所構(gòu)成的電路，該電路能實(shí)現(xiàn)所要求的電性能。（2）單元級(jí)設(shè)計(jì)單元級(jí)設(shè)計(jì)又細(xì)分為拓?fù)溥x擇和尺寸優(yōu)化。拓?fù)溥x擇根據(jù)功能單元的性能指標(biāo)和工作環(huán)境，決定用何種具體的電路結(jié)構(gòu)來實(shí)現(xiàn)該單元的功能。優(yōu)化元器件尺寸是在獲得電路結(jié)構(gòu)的條件下，根據(jù)所需要的電路性能指標(biāo)和生產(chǎn)工藝條件確定每個(gè)器件的“最佳”幾何尺寸，以提高模擬集成電路的合格率。（3）物理版圖級(jí)設(shè)計(jì)將具有器件尺寸和滿足一定約束條件的電路原理圖映射成集成電路板圖。圖3模擬ASIC的設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)比數(shù)字集成電路的設(shè)計(jì)要復(fù)雜的多，這是由于模擬集成電路的特殊性決定的，即模擬集成電路的層次不如數(shù)字集成電路清楚，性能指標(biāo)復(fù)雜，拓?fù)浣Y(jié)構(gòu)層出不窮，電路性能對(duì)器件尺寸、工藝及系統(tǒng)級(jí)的串?dāng)_非常敏感。由于上述模擬設(shè)計(jì)的種種特殊性，就需要設(shè)計(jì)者在設(shè)計(jì)過程中綜合考慮各項(xiàng)性能指標(biāo)，合理選擇電路拓?fù)浣Y(jié)構(gòu)，反復(fù)優(yōu)化器件尺寸，深入考慮加工工藝、工作環(huán)境和各種因素，精心設(shè)計(jì)物理版圖。33傳統(tǒng)設(shè)計(jì)方法與現(xiàn)代設(shè)計(jì)方法比較圖4傳統(tǒng)設(shè)計(jì)方法與現(xiàn)代設(shè)計(jì)方法傳統(tǒng)設(shè)計(jì)方法自底而上，由電路級(jí)、版圖級(jí)向上設(shè)計(jì)優(yōu)點(diǎn)底層優(yōu)化程度高，設(shè)計(jì)大中規(guī)模集成電路時(shí)的經(jīng)濟(jì)性好缺點(diǎn)整體把握性差，修改困難，工作量大，設(shè)計(jì)周期長(zhǎng)，自動(dòng)化程度低，資料不可重用，難以設(shè)計(jì)超大規(guī)模系統(tǒng)現(xiàn)代設(shè)計(jì)方法自頂而下，由系統(tǒng)級(jí)開始向下設(shè)計(jì)優(yōu)點(diǎn)整體把握好，頂層優(yōu)化程度高，逐級(jí)仿真，及時(shí)修正，設(shè)計(jì)周期短，自動(dòng)化程度高，資料可重用，可并行設(shè)計(jì)，適合超大規(guī)模系統(tǒng)設(shè)計(jì)缺點(diǎn)依賴EDA工具，依賴底層工藝庫(kù)，設(shè)計(jì)中大規(guī)模集成電路經(jīng)濟(jì)性不好34可編程邏輯器件設(shè)計(jì)過程圖5可編程邏輯器件設(shè)計(jì)過程（1）設(shè)計(jì)準(zhǔn)備明確系統(tǒng)功能及技術(shù)指標(biāo)，論證系統(tǒng)設(shè)計(jì)方案（2）設(shè)計(jì)輸入原理圖輸入從軟件系統(tǒng)提供的元件庫(kù)中調(diào)元件，畫原理圖，符合傳統(tǒng)設(shè)計(jì)的習(xí)慣，但缺點(diǎn)是可移植性與重用性較差硬件描述語(yǔ)言輸入用軟件編程描述設(shè)計(jì)，有VHDL、VERILOGHDL兩個(gè)IEEE標(biāo)準(zhǔn)，優(yōu)點(diǎn)是與工藝無關(guān)，無須熟悉底層電路和PLD結(jié)構(gòu)，重用性好，輸入效率高，便于歸檔、交流。波形輸入用于創(chuàng)建波形設(shè)計(jì)文件，及仿真測(cè)試向量。（3）功能仿真對(duì)可綜合模型進(jìn)行邏輯功能驗(yàn)證，不涉及具體器件的硬件性能，沒有延時(shí)信息。（4）設(shè)計(jì)處理對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯綜合、結(jié)構(gòu)綜合，最后生成可供器件編程用的編文件語(yǔ)法檢查與設(shè)計(jì)規(guī)則檢查如文本文件中關(guān)鍵字有無輸錯(cuò)；原理圖有無漏連信號(hào)線，信號(hào)有無多重來源，總得設(shè)計(jì)有無超出器件資源或規(guī)定的限制等。邏輯綜合與優(yōu)化將設(shè)計(jì)輸入文件，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯優(yōu)化、轉(zhuǎn)換與綜合，最后生成門級(jí)甚至更底層的電路描述網(wǎng)表文件適配和分割將綜合優(yōu)化后的邏輯與具體目標(biāo)器件中的宏單元和I/O單元進(jìn)行適配，將設(shè)計(jì)分割為便于識(shí)別的邏輯小塊映射到宏單元中。布局與布線以優(yōu)化的方式對(duì)邏輯元件布局，并實(shí)現(xiàn)元件間互聯(lián)。（5）時(shí)序仿真針對(duì)目標(biāo)硬件完成布局布線后進(jìn)行的仿真，帶有硬件延遲信息，是與實(shí)際器件工作情況更為接近的仿真（6）器件編程、測(cè)試設(shè)計(jì)處理后，軟件自動(dòng)生成供器件編程用的下載或配置文件，可通過編程器或編程電纜下載到可編程邏輯器件。4EDA的主要應(yīng)用軟件EDA軟件在EDA技術(shù)應(yīng)用中占據(jù)極其重要的地位，EDA的核心是利用計(jì)算機(jī)實(shí)現(xiàn)電路設(shè)計(jì)的自動(dòng)化，因此基于計(jì)算機(jī)環(huán)境下的EDA工具軟件的支持足必不可少的。EDA軟件品種繁多，大致可分為三大類。第一類是電路圖設(shè)計(jì)軟件，主要完成電路原理圖的繪制和印制電路版圖的繪制。第二類是電子電路仿真軟件，主要完成電子電路和系統(tǒng)的仿真。第三類是片上系統(tǒng)開發(fā)軟件，主要完成復(fù)雜電子系統(tǒng)的設(shè)計(jì)、仿真、編譯和下載，在單芯片上實(shí)現(xiàn)電子系統(tǒng)。41電路圖設(shè)計(jì)軟件常用的電路圖仿真軟件主要包括PROTEL國(guó)內(nèi)應(yīng)用最廣、ORCAD國(guó)際應(yīng)用最廣兩種。（1）PROTEL是ALTIUM公司在80年代末推出的EDA軟件，在電子行業(yè)的CAD軟件中，它當(dāng)之無愧地排在眾多EDA軟件的前面，是電子設(shè)計(jì)者的首選軟件，它較早就在國(guó)內(nèi)開始使用，在國(guó)內(nèi)的普及率也最高。早期的PROTEL主要作為印制板自動(dòng)布線工具使用，運(yùn)行在DOS環(huán)境，對(duì)硬件的要求很低，在無硬盤286機(jī)的1M內(nèi)存下就能運(yùn)行，但它的功能也較少，只有電路原理圖繪制與印制板設(shè)計(jì)功能，其印制板自動(dòng)布線的布通率也低，而現(xiàn)今的PROTEL已發(fā)展到DXP2004，是個(gè)龐大的EDA軟件，完全安裝有200多M，它工作在WINDOWS95環(huán)境下，是個(gè)完整的板級(jí)全方位電子設(shè)計(jì)系統(tǒng)，它包含了電路原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印制電路板設(shè)計(jì)（包含印制電路板自動(dòng)布線）、可編程邏輯器件設(shè)計(jì)、圖表生成、電子表格生成、支持宏操作等功能，并具有CLIENT/SERVER（客戶/服務(wù)器）體系結(jié)構(gòu)，同時(shí)還兼容一些其它設(shè)計(jì)軟件的文件格式，如ORCAD，PSPICE，EXCEL等，其多層印制線路板的自動(dòng)布線可實(shí)現(xiàn)高密度PCB的100布通率PROTEL99SE使用截圖（2）ORCADCAPTURE以下以CAPTURE代稱是一款基于WINDOWS操作環(huán)境下的電路設(shè)計(jì)工具。利用CAPTURE軟件，能夠?qū)崿F(xiàn)繪制電路原理圖以及為制作PCB和可編程的邏輯設(shè)計(jì)提供連續(xù)性的仿真信息。ORCAD是由ORCAD公司于八十年代末推出的EDA軟件，它是世界上使用最廣的EDA軟件，每天都有上百萬的電子工程師在使用它，相對(duì)于其它EDA軟件而言，它的功能也是最強(qiáng)大的，由于ORCAD軟件使用了軟件狗防盜版，因此在國(guó)內(nèi)它并不普及，知名度也比不上PROTEL，只有少數(shù)的電子設(shè)計(jì)者使用它，它進(jìn)入國(guó)內(nèi)是在電腦剛開始普及的94年。42仿真軟件常用的仿真軟件有以下4種。（1）SPICESPICE是SIMULATIONPROGRAMWITHINTEGRATEDCIRCUITEMPHASIS的縮寫，是一種功能強(qiáng)大的通用模擬電路仿真器，已經(jīng)具有幾十年的歷史了，該程序是美國(guó)加利福尼亞大學(xué)伯克利分校電工和計(jì)算科學(xué)系開發(fā)的，主要用于集成電路的電路分析程序中。SPICE可對(duì)電路進(jìn)行非線性直流分析、非線性瞬態(tài)分析和線性交流分析。被分析的電路中的元件可包括電阻、電容、電感、互感、獨(dú)立電壓源、獨(dú)立電流源、各種線性受控源、傳輸線以及有源半導(dǎo)體器件。SPICE內(nèi)建半導(dǎo)體器件模型，用戶只需選定模型級(jí)別并給出合適的參數(shù)。比較常見的SPICE仿真軟件有HSPICE、PSPICE、SPECTRE、TSPICE、SMARTSPCIE、ISSPICE等HSPICE是事實(shí)上的SPICE工業(yè)標(biāo)準(zhǔn)仿真軟件，在業(yè)內(nèi)應(yīng)用最為廣泛，它具有精度高、仿真功能強(qiáng)大等特點(diǎn)，但它沒有前端輸入環(huán)境，需要事前準(zhǔn)備好網(wǎng)表文件，不適合初級(jí)用戶，主要應(yīng)用于集成電路設(shè)計(jì)。HSPICE截圖（2）EWBEWB是一種電子電路計(jì)算機(jī)仿真軟件，它被稱為電子設(shè)計(jì)工作平臺(tái)或虛擬電子實(shí)驗(yàn)室，英文全稱為ELECTRONICSWORKBENCH。EWB是加拿大INTERACTIVEIMAGETECHNOLOGIES公司于1988年開發(fā)的，自發(fā)布以來，已經(jīng)有35個(gè)國(guó)家、10種語(yǔ)言的人在使用。EWB以SPICE3F5為軟件核心，增強(qiáng)了其在數(shù)字及模擬混合信號(hào)方面的仿真功能。SPICE3F5是SPICE的最新版本，SPICE自1972年使用以來，已經(jīng)成為模擬集成電路設(shè)計(jì)的標(biāo)準(zhǔn)軟件。（3）MULTISIMMULTISIM是美國(guó)國(guó)家儀器（NI）有限公司推出的以WINDOWS為基礎(chǔ)的仿真工具，適用于板級(jí)的模擬/數(shù)字電路板的設(shè)計(jì)工作。它包含了電路原理圖的圖形輸入、電路硬件描述語(yǔ)言輸入方式，具有豐富的仿真分析能力。使用者可以使用MULTISIM交互式地搭建電路原理圖，并對(duì)電路進(jìn)行仿真。MULTISIM提煉了SPICE仿真的復(fù)雜內(nèi)容，這樣使用者無需懂得深入的SPICE技術(shù)就可以很快地進(jìn)行捕獲、仿真和分析新的設(shè)計(jì)，這也使其更適合電子學(xué)教育通過MULTISIM和虛擬儀器技術(shù)，PCB設(shè)計(jì)工程師和電子學(xué)教育工作者可以完成從理論到原理圖捕獲與仿真再到原型設(shè)計(jì)和測(cè)試這樣一個(gè)完整的綜合設(shè)計(jì)流程。（4）SYSTEMVIEWSYSTEMVIEW是美國(guó)ELANIX公司研發(fā)的系統(tǒng)級(jí)仿真軟件，提供并開發(fā)電子系統(tǒng)的模擬和數(shù)字工具、核心庫(kù)和擴(kuò)展功能的特殊應(yīng)用庫(kù)。設(shè)計(jì)者通過構(gòu)建框圖的形式組成系統(tǒng)，設(shè)置參數(shù)，進(jìn)行仿真。其主要功能有動(dòng)態(tài)系統(tǒng)仿真、通信系統(tǒng)仿真、離散系統(tǒng)的Z域分析、連續(xù)系統(tǒng)的LAPLACE域分析、模擬和數(shù)字濾波器設(shè)計(jì)、信號(hào)頻譜和功率譜分析等。43片上系統(tǒng)開發(fā)軟件常用的片上系統(tǒng)開發(fā)軟件有以下3種。（1）QUARTUSIIQUARTUSII是ALTERA公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VERILOGHDL以及AHDL（ALTERAHARDWAREDESCRIPTIONLANGUAGE）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。QUARTUSII可以在XP、LINUX以及UNIX上使用，除了可以使用TCL腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。QUARTUSII支持ALTERA的IP核，包含了LPM/MEGAFUNCTION宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。（2）TCADTCAD就是TECHNOLOGYCOMPUTERAIDEDDESIGN，指半導(dǎo)體工藝模擬以及器件模擬工具，世界上商用的TCAD工具有SILVACO公司的ATHENA和ATLAS，SYNOPSYS公司的TSUPPREM和MEDICI以及ISE公司（已經(jīng)被SYNOPSYS公司收購(gòu)）的DIOS和DESSIS以及CROSSLIGHTSOFTWARE公司的CSUPREM和APSYS。（3）ZENIEDASYSTEMZENIEDASYSTEM系統(tǒng)（九天）是華大電子開發(fā)的IC設(shè)計(jì)產(chǎn)品，其工具集包括ZENISESCHEMATICEDITOR原理編輯器、ZENIPDTPHYSICALDESIGNTOOL版圖編輯工具、ZENIVERIPHYSICALDESIGNVERIFICATIONTOOLS版圖驗(yàn)證工具、ZENIPEPARASITICPARAMETEREXTRACTION寄生參數(shù)提取和ZENIVDEVISUALHDLDESIGNENVIRONMENT可視化HDL設(shè)計(jì)環(huán)境。5PLD、FPGA實(shí)例51PLD發(fā)展歷程早期的可編程邏輯器件只有可編程只讀存貯器PROM、紫外線可擦除只讀存貯器EPROM和電可擦除只讀存貯器EEPROM三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個(gè)“與”門和一個(gè)“或”門陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要有PAL和GAL。PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。PAL器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列PLA，它也由一個(gè)“與”平面和一個(gè)“或”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。PLA器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL，如GAL16V8,GAL22V10等。它采用了EEPROM工藝，實(shí)現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。這些早期的PLD器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期ALTERA和XILINX分別推出了類似于PAL結(jié)構(gòu)的擴(kuò)展型CPLD和與標(biāo)準(zhǔn)門陣列類似的FPGA，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)一般在10,000件以下之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA和CPLD器件。52PLD分類按集成度劃分（1）低集成度芯片。早起出現(xiàn)的PROM、PAL、可重復(fù)編程的GAL都屬于這類，可重構(gòu)使用的邏輯門數(shù)大約在500門以下，稱為簡(jiǎn)單PLD。（2）高集成度芯片。如現(xiàn)在大量使用的CPLD、FPGA器件，稱為復(fù)雜PLD。按結(jié)構(gòu)劃分（1）乘積項(xiàng)結(jié)構(gòu)器件。其基本結(jié)構(gòu)為“與或”陣列的器件，大部分簡(jiǎn)單PLD和CPLD都屬于這個(gè)范疇。（2）查找表結(jié)構(gòu)器件。由簡(jiǎn)單的查找表組成可編程門，再構(gòu)成陣列形式。大多數(shù)FPGA是屬于此類器件。按編程工藝劃分（1）熔絲型器件。早期的PROM器件就是采用熔絲結(jié)構(gòu)的，編程過程是根據(jù)設(shè)計(jì)的熔絲圖文件來燒斷對(duì)應(yīng)的熔絲，達(dá)到編程和邏輯構(gòu)建的目的。（2反熔絲型器件。是對(duì)熔絲技術(shù)的改進(jìn)，在編程處通過擊穿漏層使得兩點(diǎn)之間獲得導(dǎo)通，這與熔絲燒斷獲得開路正好相反。（3）EPROM型。稱為紫外線擦除電可編程邏輯器件，是用較高的編程電壓進(jìn)行編程，當(dāng)需要再次編程時(shí)，用紫外線進(jìn)行擦除。（4）EEPROM型。即電可擦寫編程軟件，現(xiàn)有部分CPLD及GAL器件采用此類結(jié)構(gòu)。它是對(duì)EPROM的工藝改進(jìn)，不需要紫外線擦除，而是直接用電擦除。（5）SRAM型。即SRAM查找表結(jié)構(gòu)的器件，大部分FPGA器件都采用此種編程工藝，如XILINX和ALTERA的FPGA器件。這種方式在編程速度、編程要求上要優(yōu)于前四種器件，不過SRAM型器件的編程信息存放在RAM中，在斷電后就丟失了，再次上電需要再次編程（配置），因而需要專用的器件來完成這類配置操作。（6）FLASH型。ACTEL公司為了解決上述反熔絲器件的不足之處，推出了采用FLASH工藝的FPGA，可以實(shí)現(xiàn)多次可編寫，同時(shí)做到掉電后不需要重新配置，現(xiàn)在XILINX和ALTERA的多個(gè)系列CPLD也采用FLASH型。53FPGA簡(jiǎn)介531概述FPGA（FIELDPROGRAMMABLEGATEARRAY），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。目前以硬件描述語(yǔ)言（VERILOG或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（FLIPFLOP）或者其他更加完整的記憶塊。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。532與CPLD的關(guān)系早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間，而FPGA通常是在幾萬到幾百萬。CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。因此一個(gè)有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。54PLD/FPGA芯片文字信息541常用CPLD/FPGA標(biāo)識(shí)的含義CPLD/FPGA生產(chǎn)廠家多，系列、品種更多，各生產(chǎn)廠家命名、分類不一，給CPLD/FPGA的應(yīng)用帶來了一定的困難，但其標(biāo)識(shí)也是有一定的規(guī)律的。下面對(duì)常用CPLD/FPGA標(biāo)識(shí)進(jìn)行說明。542CPLD/FPGA標(biāo)識(shí)概說CPLD/FPGA產(chǎn)品上的標(biāo)識(shí)大概可分為以下幾類（1）用于說明生產(chǎn)廠家的，如ALTERA，LATTICE，XILINX是其公司名稱。（2）注冊(cè)商標(biāo)，如MAX是為ALTERA公司其CPLD產(chǎn)品MAX系列注冊(cè)的商標(biāo)。（3）產(chǎn)品型號(hào)，如EPM7128SLC8415，是ALTERA公司的一種CPLD（EPLD）的型號(hào)，是需要重點(diǎn)掌握的。（4）產(chǎn)品序列號(hào)，是說明產(chǎn)品生產(chǎn)過程中的編號(hào)，是產(chǎn)品身份的標(biāo)志，相當(dāng)于人的身份證。（5）產(chǎn)地與其它說明，由于跨國(guó)公司跨國(guó)經(jīng)營(yíng)，世界日益全球化，有些產(chǎn)品還有產(chǎn)地說明，如MADEINCHINA（中國(guó)制造）。543CPLD/FPGA產(chǎn)品型號(hào)標(biāo)識(shí)組成CPLD/FPGA產(chǎn)品型號(hào)標(biāo)識(shí)通常由以下幾部分組成（1）產(chǎn)品系列代碼如ALTERA公司的FLEX