1、2022-3-222022-3-22110.3 集成電路中的隔離集成電路中的隔離*雙極集成電路中的隔離雙極集成電路中的隔離*MOSMOS集成電路中的隔離集成電路中的隔離2022-3-222022-3-222*IC集成技術(shù)中的工藝模塊集成技術(shù)中的工藝模塊 任何一種任何一種ICIC工藝集成技術(shù)都可以分解為工藝集成技術(shù)都可以分解為三三個(gè)基本組成部分個(gè)基本組成部分： 在決定采用何種工藝時(shí)，必須要保證它們可以在決定采用何種工藝時(shí)，必須要保證它們可以完成全部三個(gè)方面的任務(wù)。完成全部三個(gè)方面的任務(wù)。*器件制作器件制作*器件互連器件互連*器件隔離器件隔離2022-3-222022-3-223*IC集成中的器件

2、形成與互連集成中的器件形成與互連*器件制作器件制作 主要是主要是制造晶體管制造晶體管所用到的加工工藝，如所用到的加工工藝，如氧化層的生長(zhǎng)，雜質(zhì)的擴(kuò)散，圖形的轉(zhuǎn)移氧化層的生長(zhǎng)，雜質(zhì)的擴(kuò)散，圖形的轉(zhuǎn)移( (光刻光刻和刻蝕和刻蝕) )等。等。*器件互連器件互連 是為了將半導(dǎo)體器件與外部有效地聯(lián)系起是為了將半導(dǎo)體器件與外部有效地聯(lián)系起來(lái)來(lái)制作的連接制作的連接，包括實(shí)現(xiàn)器件連接的金屬連線，包括實(shí)現(xiàn)器件連接的金屬連線以及在半導(dǎo)體和金屬連線之間制作的接觸（常以及在半導(dǎo)體和金屬連線之間制作的接觸（常用的接觸：歐姆接觸和肖特基接觸）。用的接觸：歐姆接觸和肖特基接觸）。2022-3-222022-3-224*IC

3、集成中的器件隔離集成中的器件隔離*器件隔離器件隔離 IC IC制作過(guò)程中，如果兩個(gè)晶體管或其他器制作過(guò)程中，如果兩個(gè)晶體管或其他器件互相毗鄰，它們會(huì)因短路而不工作。故必須件互相毗鄰，它們會(huì)因短路而不工作。故必須開(kāi)發(fā)出某種隔離工藝模塊，開(kāi)發(fā)出某種隔離工藝模塊，使每個(gè)器件的工作使每個(gè)器件的工作都獨(dú)立于其他器件狀態(tài)的能力都獨(dú)立于其他器件狀態(tài)的能力。 要要把晶體管和其他器件合并起來(lái)形成電路把晶體管和其他器件合并起來(lái)形成電路必必需要需要器件隔離器件隔離技術(shù)技術(shù)和和低電阻率的器件互連低電阻率的器件互連技術(shù)技術(shù)，它們是它們是ICIC集成技術(shù)的集成技術(shù)的兩個(gè)最基本功能兩個(gè)最基本功能 。2022-3-22202

4、2-3-225 衡量隔離工藝的指標(biāo)衡量隔離工藝的指標(biāo)有密度、工藝復(fù)雜度、有密度、工藝復(fù)雜度、成品率、平坦化程度和寄生效應(yīng)。這些指標(biāo)間成品率、平坦化程度和寄生效應(yīng)。這些指標(biāo)間存在著折衷，沒(méi)有一種隔離工藝對(duì)所有電路都存在著折衷，沒(méi)有一種隔離工藝對(duì)所有電路都適合。適合。*IC集成中的器件隔離技術(shù)集成中的器件隔離技術(shù)*PNPN結(jié)隔離結(jié)隔離*氧化物隔離氧化物隔離局部氧化局部氧化(LOCOS)(LOCOS)隔離隔離淺槽溝道隔離（淺槽溝道隔離（STISTI）硅片絕緣體隔離（硅片絕緣體隔離（SOI)SOI)2022-3-222022-3-226*雙極雙極ICIC中的器件隔離中的器件隔離 雙極集成電路的雙極集成

5、電路的基本制造工藝基本制造工藝可大致分為兩類：可大致分為兩類：2022-3-222022-3-227*PN結(jié)隔離的雙極晶體管結(jié)隔離的雙極晶體管 標(biāo)準(zhǔn)埋層集電極標(biāo)準(zhǔn)埋層集電極(SBC: Standard Buried (SBC: Standard Buried Collector)Collector)雙極晶體管、雙極晶體管、集電極擴(kuò)散隔離集電極擴(kuò)散隔離(CDI: (CDI: Collector Diffused Isolation)Collector Diffused Isolation)雙極晶體管、雙極晶體管、三重?cái)U(kuò)散三重?cái)U(kuò)散雙極晶體管雙極晶體管( 3D: Triple Diffused Tr

6、ansistor)( 3D: Triple Diffused Transistor)，其中，其中最常用的是標(biāo)準(zhǔn)埋層雙極晶體管工藝最常用的是標(biāo)準(zhǔn)埋層雙極晶體管工藝，而，而結(jié)隔離結(jié)隔離是其重要組成部分是其重要組成部分。 傳統(tǒng)的平面雙極集成電路工藝主要采用傳統(tǒng)的平面雙極集成電路工藝主要采用反偏反偏的的PNPN結(jié)隔離結(jié)隔離，主要有三種晶體管結(jié)構(gòu)：，主要有三種晶體管結(jié)構(gòu)： 雙極晶體管包括雙極晶體管包括NPNNPN管和管和PNPPNP管，而管，而集成雙集成雙極晶體管是以極晶體管是以NPNNPN管為主管為主。2022-3-222022-3-228*SBC結(jié)構(gòu)結(jié)構(gòu) vs. CDI結(jié)構(gòu)結(jié)構(gòu) vs. 3D結(jié)構(gòu)結(jié)構(gòu)

7、 *2020世紀(jì)世紀(jì)7070年代中期前，年代中期前，pnpn結(jié)隔離結(jié)隔離SBCSBC結(jié)構(gòu)一直是結(jié)構(gòu)一直是雙極數(shù)字電路和模擬電路的主流工藝雙極數(shù)字電路和模擬電路的主流工藝。這是因?yàn)?。這是因?yàn)榕c與CDICDI結(jié)構(gòu)和結(jié)構(gòu)和3D3D結(jié)構(gòu)相比，在工藝上有更多的調(diào)結(jié)構(gòu)相比，在工藝上有更多的調(diào)整自由度，因而可獲得滿足多種要求的良好器件整自由度，因而可獲得滿足多種要求的良好器件性能。性能。*SBCSBC結(jié)構(gòu)晶體管的擊穿電壓比結(jié)構(gòu)晶體管的擊穿電壓比CDICDI結(jié)構(gòu)的高結(jié)構(gòu)的高, , 是是因?yàn)槠浼妳^(qū)是因?yàn)槠浼妳^(qū)是n n型外延層，比型外延層，比CDICDI結(jié)構(gòu)的集電結(jié)構(gòu)的集電區(qū)電阻率高；而區(qū)電阻率高；而SBCS

8、BC結(jié)構(gòu)晶體管的集電極串聯(lián)電結(jié)構(gòu)晶體管的集電極串聯(lián)電阻比阻比3D3D結(jié)構(gòu)的低，是因?yàn)槠浼姌O下并聯(lián)有高結(jié)構(gòu)的低，是因?yàn)槠浼姌O下并聯(lián)有高濃度的埋層，而濃度的埋層，而3D3D結(jié)構(gòu)沒(méi)有。結(jié)構(gòu)沒(méi)有。 2022-3-222022-3-229P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiTBL-uptepi-oxxmcxjc四層三結(jié)結(jié)構(gòu)的雙極晶體管四層三結(jié)結(jié)構(gòu)的雙極晶體管*雙極雙極IC中的元件結(jié)構(gòu)中的元件結(jié)構(gòu)(SBC) 2022-3-222022-3-2210*雙極集成電路典型工藝的集成雙極集成電路典型工藝的集成/1 較低的摻雜濃度，較低的摻雜濃度，可減小集電區(qū)可減小集電

9、區(qū)襯底結(jié)襯底結(jié)的結(jié)電容的結(jié)電容 , , 并提高結(jié)的擊穿電壓并提高結(jié)的擊穿電壓。1 sCB輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層1sC*輕摻雜輕摻雜P P型硅襯底型硅襯底：一般襯底材料的電阻率選：一般襯底材料的電阻率選 為為10Cm10Cm左右，摻雜濃度一般在左右，摻雜濃度一般在 的數(shù)的數(shù)量級(jí)。當(dāng)前工藝選量級(jí)。當(dāng)前工藝選方向，主要考慮方向，主要考慮(100)(100)面面上的缺陷少界面態(tài)密度低。上的缺陷少界面態(tài)密度低。31510cm2022-3-222022-3-2211*襯底材料選擇的考慮

10、襯底材料選擇的考慮襯底材料的選擇襯底材料的選擇： 襯底材料的襯底材料的類型類型、電阻率電阻率和和晶向晶向。襯底材料電阻率的選擇襯底材料電阻率的選擇： 一方面希望一方面希望減小隔離結(jié)電容減小隔離結(jié)電容Cs1Cs1，這要求襯，這要求襯底的電阻率要高；另一方面，要求底的電阻率要高；另一方面，要求阻止外延層阻止外延層N-epiN-epi向襯底推進(jìn)向襯底推進(jìn)，而摻雜濃度過(guò)低會(huì)在后續(xù)工，而摻雜濃度過(guò)低會(huì)在后續(xù)工藝中使埋層下推過(guò)多。藝中使埋層下推過(guò)多。2022-3-222022-3-2212*雙極集成電路典型工藝的集成雙極集成電路典型工藝的集成/2 *外延層外延層: :在帶有埋層的硅片上外延生長(zhǎng)一層在帶有埋

11、層的硅片上外延生長(zhǎng)一層輕摻雜的輕摻雜的N N型型硅硅，將其作為晶體管的集電區(qū)，將其作為晶體管的集電區(qū)，整個(gè)晶體管便是制作在整個(gè)晶體管便是制作在該外延層之上的該外延層之上的。生長(zhǎng)外延層時(shí)要考慮的主要參數(shù)是外。生長(zhǎng)外延層時(shí)要考慮的主要參數(shù)是外延層的電阻率和外延層的厚度。延層的電阻率和外延層的厚度。*埋層埋層：第一次光刻第一次光刻；在；在P P型襯底上注入型襯底上注入AsAs進(jìn)行進(jìn)行N N型擴(kuò)散，型擴(kuò)散，之后在晶圓表面淀積一層之后在晶圓表面淀積一層N N型外延層，則把型外延層，則把N N型擴(kuò)散區(qū)型擴(kuò)散區(qū)域域“埋埋”在外延層下，將其稱為雙極晶體管的埋層。在外延層下，將其稱為雙極晶體管的埋層。B輕摻雜輕

12、摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層1sC2022-3-222022-3-2213集電極引線從表面引出，如沒(méi)有埋層，從集電極到發(fā)集電極引線從表面引出，如沒(méi)有埋層，從集電極到發(fā)射極的電流必須從高阻的外延層流過(guò)，這相當(dāng)于在體射極的電流必須從高阻的外延層流過(guò)，這相當(dāng)于在體內(nèi)引入了一個(gè)大的串聯(lián)電阻，導(dǎo)致飽和壓降增大。內(nèi)引入了一個(gè)大的串聯(lián)電阻，導(dǎo)致飽和壓降增大。*SBC結(jié)構(gòu)中埋層的作用結(jié)構(gòu)中埋層的作用埋層作用埋層作用：1) 1)相當(dāng)于在外延層下并聯(lián)一個(gè)阻值小的電相當(dāng)于在外延層下并聯(lián)一個(gè)阻值小的電阻，大大阻

13、，大大降低了晶體管集電區(qū)串聯(lián)電阻降低了晶體管集電區(qū)串聯(lián)電阻；2) 2)相當(dāng)于加相當(dāng)于加寬了寄生管的基區(qū)寬度，可以寬了寄生管的基區(qū)寬度，可以減小寄生減小寄生pnppnp晶體管的晶體管的影響影響。B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層2022-3-222022-3-2214*雙極集成電路典型工藝的集成雙極集成電路典型工藝的集成/3 B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層*隔離區(qū)隔離區(qū)：

14、在外延層上隔離：在外延層上隔離隔離光刻隔離光刻、刻蝕、刻蝕 p+p+隔離擴(kuò)散隔離擴(kuò)散形成形成p+p+區(qū)區(qū)(“(“隔離墻隔離墻”)”)。 目的目的是利用反向是利用反向pnpn結(jié)的大電阻特性實(shí)現(xiàn)集結(jié)的大電阻特性實(shí)現(xiàn)集成電路中各元器件間電隔離的方法。成電路中各元器件間電隔離的方法。N+N+N-epiPN-epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)2022-3-222022-3-2215*PN結(jié)隔離的實(shí)現(xiàn)結(jié)隔離的實(shí)現(xiàn) P+隔離擴(kuò)散隔離擴(kuò)散B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層

15、鈍化層形成穿透外延層的形成穿透外延層的P P+ +隔離墻隔離墻, , 將外延層分割成若將外延層分割成若干彼此獨(dú)立的干彼此獨(dú)立的N N型隔離型隔離“島島”。島之間隔著島之間隔著“隔隔離墻離墻”, ”, 墻兩側(cè)形成兩個(gè)背靠背的墻兩側(cè)形成兩個(gè)背靠背的pnpn結(jié)。結(jié)。電路中相互需要隔離的晶體管和電阻等元件分電路中相互需要隔離的晶體管和電阻等元件分別做在不同的隔離島上，別做在不同的隔離島上，以實(shí)現(xiàn)各元件間的電以實(shí)現(xiàn)各元件間的電隔離。隔離。2022-3-222022-3-2216*PN結(jié)隔離結(jié)隔離B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層

16、埋層N+埋層埋層SiO2鈍化層鈍化層N+N+N-epiPN-epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)把把P P型隔離墻接電路中最低電位型隔離墻接電路中最低電位( (接地接地) )，N N型隔型隔離島接高電壓離島接高電壓，使兩個(gè)結(jié)都反偏，從而使每個(gè)元，使兩個(gè)結(jié)都反偏，從而使每個(gè)元器件間相互絕緣的隔離效果最佳，這種設(shè)計(jì)稱為器件間相互絕緣的隔離效果最佳，這種設(shè)計(jì)稱為“結(jié)隔離結(jié)隔離”。2022-3-222022-3-2217*PN結(jié)隔離結(jié)隔離 vs. 深槽隔離深槽隔離PNPN結(jié)隔離結(jié)隔離：技術(shù)簡(jiǎn)單并實(shí)現(xiàn)了平面隔離，故：技術(shù)簡(jiǎn)單并實(shí)現(xiàn)了平面隔離，故成品率高；成品率高；缺點(diǎn)缺點(diǎn)

17、是面積大是面積大( (密度不高密度不高) )，寄生電，寄生電容大，不適合于高速、高集成度的容大，不適合于高速、高集成度的ICIC；仍用于；仍用于一些低成本、低密度的場(chǎng)合。一些低成本、低密度的場(chǎng)合。先進(jìn)的雙極集成工藝采用先進(jìn)的雙極集成工藝采用深槽隔離深槽隔離(DTI)(DTI)技術(shù)：技術(shù)：在器件之間刻蝕出深度大于在器件之間刻蝕出深度大于3um3um的溝槽，用氧的溝槽，用氧化硅或多晶硅回填并用化硅或多晶硅回填并用CMPCMP平坦化。平坦化。 特點(diǎn)特點(diǎn)：大大減少了器件面積和結(jié)的寄生電容，：大大減少了器件面積和結(jié)的寄生電容，顯著提高雙極顯著提高雙極ICIC的集成度和速度。但工藝復(fù)雜的集成度和速度。但工

18、藝復(fù)雜，成本較高。，成本較高。 2022-3-222022-3-2218*雙極集成電路典型工藝的集成雙極集成電路典型工藝的集成/4 B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層*集電區(qū)深接觸集電區(qū)深接觸 (deep collector contactor )(deep collector contactor )：在隔離：在隔離擴(kuò)散后常常還要增加集電極深接觸工藝擴(kuò)散后常常還要增加集電極深接觸工藝( (或或plug/ plug/ sinker )sinker )，即使集電極歐姆接觸為，即使集電極歐

19、姆接觸為重?fù)诫s的重?fù)诫s的n n型接型接觸觸，且穿透外延層和埋層相連且穿透外延層和埋層相連。 *作用作用：進(jìn)一步降低了晶體管集電極串聯(lián)電阻和：進(jìn)一步降低了晶體管集電極串聯(lián)電阻和數(shù)字電路的輸出低電平。數(shù)字電路的輸出低電平。2022-3-222022-3-2219*SBC結(jié)構(gòu)集電極深接觸的實(shí)現(xiàn)結(jié)構(gòu)集電極深接觸的實(shí)現(xiàn) B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層 要形成深接觸的高濃度集電區(qū)，一般要形成深接觸的高濃度集電區(qū)，一般用磷進(jìn)用磷進(jìn)行摻雜行摻雜，這是因?yàn)?，這是因?yàn)榱椎臄U(kuò)散系數(shù)較大磷的擴(kuò)散系數(shù)較大

20、，高濃度的，高濃度的深摻雜使集電極歐姆接觸穿透外延層和埋層相連深摻雜使集電極歐姆接觸穿透外延層和埋層相連，所以又稱這項(xiàng)工藝為，所以又稱這項(xiàng)工藝為“磷穿透磷穿透”。2022-3-222022-3-2220*雙極集成電路典型工藝的集成雙極集成電路典型工藝的集成/5 B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層*基區(qū)基區(qū)：第三次光刻第三次光刻，注硼、退火形成基區(qū)。，注硼、退火形成基區(qū)。 基區(qū)的形成是雙極工藝中非常重要的一步，基區(qū)的形成是雙極工藝中非常重要的一步， 其寬度和雜質(zhì)分布直接影響著器件的電流

21、增益、其寬度和雜質(zhì)分布直接影響著器件的電流增益、截止頻率等特性，因此截止頻率等特性，因此注硼的能量和劑量需要加注硼的能量和劑量需要加以特別控制以特別控制，即要很好地控制基區(qū)擴(kuò)散的，即要很好地控制基區(qū)擴(kuò)散的結(jié)深和結(jié)深和方塊電阻方塊電阻。 2022-3-222022-3-2221*SBCSBC雙極雙極ICIC基區(qū)的設(shè)計(jì)考慮基區(qū)的設(shè)計(jì)考慮 一般為了提高電流放大倍數(shù)，一般為了提高電流放大倍數(shù)，基區(qū)寬度要小基區(qū)寬度要小，且，且摻雜濃度要比發(fā)射區(qū)的低摻雜濃度要比發(fā)射區(qū)的低，但，但基區(qū)的摻雜濃基區(qū)的摻雜濃度又不能太低度又不能太低：一是在較高的電壓下，集電結(jié)空間電荷區(qū)和一是在較高的電壓下，集電結(jié)空間電荷區(qū)和發(fā)

22、射結(jié)空間電荷區(qū)相連發(fā)射結(jié)空間電荷區(qū)相連會(huì)造成穿通現(xiàn)象會(huì)造成穿通現(xiàn)象；另外還；另外還會(huì)會(huì)加大基區(qū)電阻及減少晶體管的交流輸出阻抗加大基區(qū)電阻及減少晶體管的交流輸出阻抗；如果基區(qū)的表面濃度低于如果基區(qū)的表面濃度低于5e10cm5e10cm，還會(huì)，還會(huì)影響金屬影響金屬引線和基區(qū)的歐姆接觸引線和基區(qū)的歐姆接觸，故基區(qū)摻雜濃度的確定，故基區(qū)摻雜濃度的確定要綜合考慮上述因素。要綜合考慮上述因素。2022-3-222022-3-2222為提高放大倍數(shù)和減小基區(qū)渡越時(shí)間（影響為提高放大倍數(shù)和減小基區(qū)渡越時(shí)間（影響晶體管特征頻率的重要因素），要求晶體管特征頻率的重要因素），要求基區(qū)寬度愈基區(qū)寬度愈小愈好小愈好，但

23、小到一定限度時(shí)，則，但小到一定限度時(shí)，則要求提高基區(qū)的要求提高基區(qū)的濃度防止基區(qū)穿通濃度防止基區(qū)穿通。B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層2022-3-222022-3-2223*雙極集成電路典型工藝的集成雙極集成電路典型工藝的集成/6 *發(fā)射區(qū)發(fā)射區(qū)：第四次光刻第四次光刻，刻蝕出發(fā)射區(qū)，刻蝕出發(fā)射區(qū)，注砷注砷并并退火形成發(fā)射區(qū)。要考慮兩個(gè)方面：退火形成發(fā)射區(qū)。要考慮兩個(gè)方面： 一是為得到較大的一是為得到較大的 和較小的發(fā)射極串聯(lián)電阻和較小的發(fā)射極串聯(lián)電阻，發(fā)射區(qū)濃度控制發(fā)射區(qū)濃度控制

24、應(yīng)該選高。二是應(yīng)該選高。二是發(fā)射結(jié)結(jié)深的發(fā)射結(jié)結(jié)深的控制控制直接影響晶體管的基區(qū)寬度，因此要求發(fā)射直接影響晶體管的基區(qū)寬度，因此要求發(fā)射結(jié)的結(jié)的淺結(jié)工藝淺結(jié)工藝以保證基區(qū)寬度的可控性和重復(fù)性以保證基區(qū)寬度的可控性和重復(fù)性 一般一般pnpn結(jié)隔離的模擬電路的基區(qū)寬度在結(jié)隔離的模擬電路的基區(qū)寬度在0.5um0.5um的的數(shù)量級(jí)，發(fā)射結(jié)結(jié)深要控制在數(shù)量級(jí)，發(fā)射結(jié)結(jié)深要控制在2.5um2.5um左右；數(shù)字電左右；數(shù)字電路的基區(qū)寬度在路的基區(qū)寬度在0.3um0.3um的數(shù)量級(jí)，發(fā)射結(jié)結(jié)深控制的數(shù)量級(jí)，發(fā)射結(jié)結(jié)深控制在在0.7um0.7um左右。左右。2022-3-222022-3-2224*雙極集成電路

25、典型工藝的集成雙極集成電路典型工藝的集成/7 B輕摻雜輕摻雜 P-Sub光刻膠光刻膠N epiP+P+P+N epiPPN+N+N+N+CECEBBN+埋層埋層N+埋層埋層SiO2鈍化層鈍化層*金屬接觸和互連金屬接觸和互連：第五次光刻第五次光刻，刻蝕出接觸孔，刻蝕出接觸孔，用以實(shí)現(xiàn)電極的引出；，用以實(shí)現(xiàn)電極的引出；第六次光刻第六次光刻，形成金，形成金屬互連。屬互連。*鈍化層開(kāi)孔鈍化層開(kāi)孔：第七次光刻第七次光刻，刻蝕出鈍化窗口。，刻蝕出鈍化窗口。25*工藝流程工藝流程襯底準(zhǔn)備（襯底準(zhǔn)備（P型）型）光刻光刻n+埋層區(qū)埋層區(qū)氧化氧化n+埋層區(qū)注入埋層區(qū)注入 清潔表面清潔表面P-Sub2022-3-2

26、22022-3-222526*工藝流程（續(xù)工藝流程（續(xù)1 1）2022-3-222022-3-2226生長(zhǎng)生長(zhǎng)n-外延外延 隔離氧化隔離氧化 光刻光刻p+隔離區(qū)隔離區(qū)p+隔離注入隔離注入 p+隔離推進(jìn)隔離推進(jìn)P-SubN+N+N-N-27*工藝流程（續(xù)工藝流程（續(xù)2 2）2022-3-222022-3-2227光刻硼擴(kuò)散區(qū)光刻硼擴(kuò)散區(qū)硼擴(kuò)散硼擴(kuò)散P-SubN+N+N-N-P+P+P+氧化氧化28*工藝流程（續(xù)工藝流程（續(xù)3 3）2022-3-222022-3-2228光刻磷擴(kuò)散區(qū)光刻磷擴(kuò)散區(qū)磷擴(kuò)散磷擴(kuò)散氧化氧化P-SubN+N+N-N-P+P+P+PP29*工藝流程（續(xù)工藝流程（續(xù)4 4）20

27、22-3-222022-3-2229光刻引線孔光刻引線孔清潔表面清潔表面P-SubN+N+N-N-P+P+P+PP30*工藝流程（續(xù)工藝流程（續(xù)5 5）2022-3-222022-3-2230蒸鍍金屬蒸鍍金屬反刻金屬反刻金屬P-SubN+N+N-N-P+P+P+PP31*工藝流程（續(xù)工藝流程（續(xù)6 6）2022-3-222022-3-2231鈍化鈍化 光刻鈍化窗口光刻鈍化窗口P-SubN+N+N-N-P+P+P+PP后工序后工序32埋層區(qū)埋層區(qū)隔離墻隔離墻硼擴(kuò)區(qū)硼擴(kuò)區(qū)磷擴(kuò)區(qū)磷擴(kuò)區(qū) 引線孔引線孔金屬連線金屬連線鈍化窗口鈍化窗口*光刻掩膜版匯總光刻掩膜版匯總GND Vi Vo VDDTR2022-

28、3-222022-3-22322022-3-222022-3-2233*MOS IC中的器件隔離中的器件隔離*自隔離自隔離*局部氧化局部氧化(LOCOS)(LOCOS)隔離隔離*淺槽溝道隔離淺槽溝道隔離（STISTI）CMOS IC CMOS IC 2022-3-222022-3-2234*MOS 器件的自隔離器件的自隔離 /1 MOSFETMOSFET的源、漏是由同種導(dǎo)電類型的半導(dǎo)體的源、漏是由同種導(dǎo)電類型的半導(dǎo)體材料構(gòu)成的，且和襯底材料的導(dǎo)電類型不同材料構(gòu)成的，且和襯底材料的導(dǎo)電類型不同。故。故由于由于MOSMOS晶體管之間不共享電器件，所以器件本晶體管之間不共享電器件，所以器件本身就是被

29、身就是被pnpn結(jié)隔離，又稱結(jié)隔離，又稱自隔離自隔離(Self-isolated)。 因此只要維持源襯底和漏襯底因此只要維持源襯底和漏襯底pnpn結(jié)的反結(jié)的反偏，偏，MOSFETMOSFET就能維持自隔離。就能維持自隔離。p-silicon substrategate n+ n+P-silicon substrategate n+ n+2022-3-222022-3-2235*MOS 器件的自隔離器件的自隔離 /2而相鄰的晶體管間只要不存在導(dǎo)電溝道，則而相鄰的晶體管間只要不存在導(dǎo)電溝道，則MOSMOS晶體管之間便不會(huì)產(chǎn)生顯著電流，故：晶體管之間便不會(huì)產(chǎn)生顯著電流，故： MOS ICMOS IC

30、中的晶體管之間中的晶體管之間不需要做不需要做pnpn結(jié)隔離結(jié)隔離，因而可大大提高集成度。因而可大大提高集成度。Well oxidegategatesourcedrainoxidegategatesourcedrainsilicon substrate2022-3-222022-3-2236*MOS ICMOS IC中器件隔離的作用中器件隔離的作用 /1/1 但器件會(huì)存在漏電流，特別是當(dāng)器件尺寸變但器件會(huì)存在漏電流，特別是當(dāng)器件尺寸變小時(shí)，所以有必要進(jìn)行隔離來(lái)小時(shí)，所以有必要進(jìn)行隔離來(lái)阻止漏電流阻止漏電流； 更重要的是，當(dāng)金屬連線覆蓋兩更重要的是，當(dāng)金屬連線覆蓋兩 MOSMOS管之間管之間的場(chǎng)氧

31、區(qū)的場(chǎng)氧區(qū)(FOX)(FOX)時(shí)時(shí), ,會(huì)形成寄生的場(chǎng)效應(yīng)晶體管會(huì)形成寄生的場(chǎng)效應(yīng)晶體管。silicon substratesourcedraingatetop nitridefieldoxidemetal to drainmetal to sourceFOXoxide 只要導(dǎo)線上的電壓足夠高只要導(dǎo)線上的電壓足夠高, , 就會(huì)使襯底上的就會(huì)使襯底上的硅形成反型層，使相鄰的兩個(gè)器件短路。硅形成反型層，使相鄰的兩個(gè)器件短路。2022-3-222022-3-2237*MOS ICMOS IC中器件隔離的作用中器件隔離的作用 /2/2 MOS ICMOS IC中的隔離中的隔離主要是防止形成寄生的導(dǎo)電主

32、要是防止形成寄生的導(dǎo)電溝道，即溝道，即防止寄生場(chǎng)效應(yīng)晶體管開(kāi)啟防止寄生場(chǎng)效應(yīng)晶體管開(kāi)啟: :*增加場(chǎng)區(qū)氧化層的厚度增加場(chǎng)區(qū)氧化層的厚度；*增大增大場(chǎng)區(qū)場(chǎng)區(qū)氧化層下溝道的摻雜濃度氧化層下溝道的摻雜濃度( (溝道阻斷溝道阻斷注入注入) ) MOS IC MOS IC中同時(shí)使用兩種方法進(jìn)行器件隔離中同時(shí)使用兩種方法進(jìn)行器件隔離： 場(chǎng)氧化層厚度為柵氧化層厚度場(chǎng)氧化層厚度為柵氧化層厚度1010倍倍, , 同同時(shí)用離子注入方法提高場(chǎng)氧化層下硅表面區(qū)的雜時(shí)用離子注入方法提高場(chǎng)氧化層下硅表面區(qū)的雜質(zhì)濃度。質(zhì)濃度。提高寄生場(chǎng)效應(yīng)管的閾值電壓提高寄生場(chǎng)效應(yīng)管的閾值電壓(IC(IC的工作電壓的工作電壓) )2022

33、-3-222022-3-2238*制備厚氧化層的最直接方法制備厚氧化層的最直接方法 制作厚氧化層最直接的方法是在制作器件之制作厚氧化層最直接的方法是在制作器件之前生長(zhǎng)一層厚氧化層，然后在氧化層中刻蝕出一前生長(zhǎng)一層厚氧化層，然后在氧化層中刻蝕出一個(gè)個(gè)窗口，并在這些窗口中制作器件。個(gè)個(gè)窗口，并在這些窗口中制作器件。*材料表面上會(huì)產(chǎn)生高的臺(tái)階材料表面上會(huì)產(chǎn)生高的臺(tái)階；*氧化過(guò)程中可能會(huì)產(chǎn)生增強(qiáng)擴(kuò)散氧化過(guò)程中可能會(huì)產(chǎn)生增強(qiáng)擴(kuò)散；使后續(xù)的淀積工藝臺(tái)階覆蓋差使后續(xù)的淀積工藝臺(tái)階覆蓋差，且影響光刻的，且影響光刻的質(zhì)量質(zhì)量( (尤其是小尺寸圖形時(shí)尤其是小尺寸圖形時(shí)) )； 用來(lái)提高寄生閾值電壓的保護(hù)環(huán)的注入通

34、常必用來(lái)提高寄生閾值電壓的保護(hù)環(huán)的注入通常必須在氧化前進(jìn)行，則在氧化過(guò)程中產(chǎn)生的點(diǎn)缺陷可須在氧化前進(jìn)行，則在氧化過(guò)程中產(chǎn)生的點(diǎn)缺陷可能會(huì)增強(qiáng)氧化過(guò)程中的擴(kuò)散，從而能會(huì)增強(qiáng)氧化過(guò)程中的擴(kuò)散，從而將大大降低將大大降低ICIC的的密度密度。2022-3-222022-3-2239*硅的局部氧化硅的局部氧化( (隔離隔離) )技術(shù)技術(shù) LOCOS: LOCOS: LOCal Oxidation of SiliconLOCal Oxidation of Silicon LOCOSLOCOS從根本上說(shuō)是從根本上說(shuō)是PNPN結(jié)隔離技術(shù)的副產(chǎn)物，結(jié)隔離技術(shù)的副產(chǎn)物，同時(shí)解決了器件隔離和寄生器件形成兩個(gè)問(wèn)題，同

35、時(shí)解決了器件隔離和寄生器件形成兩個(gè)問(wèn)題，是亞微米以前的硅是亞微米以前的硅ICIC制造的標(biāo)準(zhǔn)工藝制造的標(biāo)準(zhǔn)工藝。 是是采用選擇氧化方法來(lái)制備厚的場(chǎng)氧化層，采用選擇氧化方法來(lái)制備厚的場(chǎng)氧化層，且工藝上形成厚的場(chǎng)氧化層和高濃度的雜質(zhì)注且工藝上形成厚的場(chǎng)氧化層和高濃度的雜質(zhì)注入利用同一次光刻完成的一種器件隔離技術(shù)入利用同一次光刻完成的一種器件隔離技術(shù)。2022-3-222022-3-2240*標(biāo)準(zhǔn)標(biāo)準(zhǔn)LOCOSLOCOS工藝主要步驟工藝主要步驟*生長(zhǎng)一層薄氧化層生長(zhǎng)一層薄氧化層(pad oxide墊氧墊氧) 作用？作用？ (LPCVD)淀積氮化硅淀積氮化硅(nitride)作用？作用？Pad Oxid

36、e*Mask 1, 光刻光刻/ /刻蝕形成刻蝕形成nitridenitride圖圖形形; ; 去膠；離子注入去膠；離子注入( (場(chǎng)注場(chǎng)注: boron)作用？作用？*濕法氧化技術(shù)形成局部氧化層濕法氧化技術(shù)形成局部氧化層 (LOCOS)*去除氮化硅和二氧化硅襯墊；去除氮化硅和二氧化硅襯墊；2022-3-222022-3-2241*LOCOSLOCOS的主要作用的主要作用*減緩表面臺(tái)階減緩表面臺(tái)階； 是采用是采用選擇氧化選擇氧化方法來(lái)制備厚的場(chǎng)氧化層，方法來(lái)制備厚的場(chǎng)氧化層，形成的厚氧化層是半埋入方式形成的厚氧化層是半埋入方式( (部分凹入部分凹入) )的，的，可減小在材料表面上形成的臺(tái)階高度可減

37、小在材料表面上形成的臺(tái)階高度；*提高場(chǎng)區(qū)閾值電壓提高場(chǎng)區(qū)閾值電壓； *減小表面漏電流減小表面漏電流。2022-3-222022-3-2242*LOCOSLOCOS的掩膜的掩膜2022-3-222022-3-2243*局部氧化技術(shù)局部氧化技術(shù)(1)(1)4.2 Local oxidation of silicon (LOCOS)4.2 Local oxidation of silicon (LOCOS)*The photoresist mask is removedThe photoresist mask is removed*The SiOThe SiO2 2/SiN layers will

38、now act as a masks/SiN layers will now act as a masks*The thick field oxide is then grown by:The thick field oxide is then grown by:*exposing the surface of the wafer to a flow of oxygen-rich gasexposing the surface of the wafer to a flow of oxygen-rich gas*The oxide grows in both the vertical and l

39、ateral directionsThe oxide grows in both the vertical and lateral directions*This results in a active area smaller than patternedThis results in a active area smaller than patternedn-wellp-typeField oxide (FOX)patterned active areaactive area after LOCOS2022-3-222022-3-2244*局部氧化技術(shù)局部氧化技術(shù)(2)(2)*Silico

40、n oxidation is obtained by:Silicon oxidation is obtained by:*Heating the wafer in a oxidizing atmosphere:Heating the wafer in a oxidizing atmosphere:*Wet oxidation: water vapor, T = 900 to 1000Wet oxidation: water vapor, T = 900 to 1000C (rapid process)C (rapid process)*Dry oxidation: Pure oxygen, T

41、 = 1200Dry oxidation: Pure oxygen, T = 1200C (high temperature C (high temperature required to achieve an acceptable growth rate)required to achieve an acceptable growth rate)*Oxidation consumes siliconOxidation consumes silicon*SiOSiO2 2 has approximately twice the volume of silicon has approximate

42、ly twice the volume of silicon*The FOX is recedes below the silicon surface by 0.46XThe FOX is recedes below the silicon surface by 0.46XFOXFOXXFOX0.54 XFOX0.46 XFOXSilicon waferSilicon surfaceField oxide2022-3-222022-3-2245*LOCOSLOCOS存在的主要問(wèn)題存在的主要問(wèn)題 /1/1*在氮化硅邊緣形成在氮化硅邊緣形成“鳥嘴鳥嘴”( (Birdsbeak) )； LOCOSL

43、OCOS工藝在硅表面上形成一個(gè)特有的凸起，工藝在硅表面上形成一個(gè)特有的凸起，其后面是逐漸變薄的伸入到有源區(qū)內(nèi)的氧化層，其后面是逐漸變薄的伸入到有源區(qū)內(nèi)的氧化層，稱為稱為“鳥嘴鳥嘴”，這種凸起在凹入結(jié)構(gòu)中特別明，這種凸起在凹入結(jié)構(gòu)中特別明顯。顯。2022-3-222022-3-2246*“鳥嘴鳥嘴” ” 形成的原因及影響形成的原因及影響形成原因形成原因： 氧化劑的橫向擴(kuò)散；氧化劑的橫向擴(kuò)散； 氧化生長(zhǎng)發(fā)生在氮化硅下面；氧化生長(zhǎng)發(fā)生在氮化硅下面；后果后果：減小了器件的有效寬度減小了器件的有效寬度，即即減小了器件的驅(qū)動(dòng)電流減小了器件的驅(qū)動(dòng)電流；降低集成度，降低集成度，Waste Waste surf

44、ace areasurface area；對(duì)后序工藝中的平坦化對(duì)后序工藝中的平坦化不利不利。2022-3-222022-3-2247*LOCOSLOCOS存在的主要問(wèn)題存在的主要問(wèn)題 /2/2*產(chǎn)生白帶效應(yīng)產(chǎn)生白帶效應(yīng)( (KooiSi3N4) )； 氮化硅與高溫的濕氧氣氛反應(yīng)形成氮化硅與高溫的濕氧氣氛反應(yīng)形成NHNH3 3，其，其擴(kuò)散到硅擴(kuò)散到硅/ /氮化硅界面并在那里分解，形成一層氮化硅界面并在那里分解，形成一層熱生長(zhǎng)的氮氧化物，在硅片表面看起來(lái)像是一熱生長(zhǎng)的氮氧化物，在硅片表面看起來(lái)像是一條繞在有源區(qū)邊緣的白帶，從而導(dǎo)致白帶的形條繞在有源區(qū)邊緣的白帶，從而導(dǎo)致白帶的形成。成。后果后果：

45、導(dǎo)致有源區(qū)內(nèi)后續(xù)生長(zhǎng)的熱氧化層導(dǎo)致有源區(qū)內(nèi)后續(xù)生長(zhǎng)的熱氧化層( (柵氧柵氧) )的擊穿電壓下降。的擊穿電壓下降。2022-3-222022-3-2248*LOCOSLOCOS主要問(wèn)題的解決措施主要問(wèn)題的解決措施 /1/1*采用其他材料替代熱氧化硅做緩沖層采用其他材料替代熱氧化硅做緩沖層(PBL)(PBL)； 一種一種熱氧化硅與多晶硅的三明治結(jié)構(gòu)熱氧化硅與多晶硅的三明治結(jié)構(gòu)可非常有可非常有效地減小效地減小“鳥嘴鳥嘴”長(zhǎng)度長(zhǎng)度( (不到不到LOCOSLOCOS的一半的一半) )；但；但仍存在仍存在“白帶效應(yīng)白帶效應(yīng)”。Poly Buffered LOCOS2022-3-222022-3-2249*

46、PBLPBLCrab EyesCrab Eyes*有利于集成度的提高；有利于集成度的提高；*減少減少Si3N4Si3N4對(duì)硅襯底的應(yīng)力；對(duì)硅襯底的應(yīng)力；2022-3-222022-3-2250*LOCOSLOCOS主要問(wèn)題的解決措施主要問(wèn)題的解決措施 / / 可以制作出幾乎無(wú)可以制作出幾乎無(wú)“鳥嘴鳥嘴”的、十分平坦的的、十分平坦的厚場(chǎng)氧化層。但仍存在橫向擴(kuò)散，且增加了較大厚場(chǎng)氧化層。但仍存在橫向擴(kuò)散，且增加了較大的工藝復(fù)雜性，故沒(méi)有得到廣泛的應(yīng)用。的工藝復(fù)雜性，故沒(méi)有得到廣泛的應(yīng)用。 該方法中緩沖氧化硅層和氮化硅層的制備和該方法中緩沖氧化硅層和氮化硅層的制備和普通的普通的LOCOSLOCOS工

47、藝相同；工藝相同；43NSi2SiOP-Epi*側(cè)墻掩蔽隔離技術(shù)側(cè)墻掩蔽隔離技術(shù)(SWAMI)(SWAMI)；但在形成氮化硅但在形成氮化硅/ /氧化硅圖形后，氧化硅圖形后，還要繼續(xù)還要繼續(xù)將硅刻蝕到一定深度將硅刻蝕到一定深度( (約為預(yù)期生長(zhǎng)的場(chǎng)氧厚度約為預(yù)期生長(zhǎng)的場(chǎng)氧厚度的一半的一半) )。2022-3-222022-3-2251*側(cè)墻掩蔽隔離技術(shù)側(cè)墻掩蔽隔離技術(shù)(SWAMI)*先用刻蝕技術(shù)先用刻蝕技術(shù)( (常用各向異性的常用各向異性的KOHKOH濕法腐蝕濕法腐蝕) )在在襯底上形成襯底上形成6060左右的斜坡左右的斜坡，利用其邊緣，利用其邊緣作用降低場(chǎng)氧化過(guò)程中的應(yīng)力作用降低場(chǎng)氧化過(guò)程中的

48、應(yīng)力 ；*再淀積第二層緩沖氧化層和氮化硅并進(jìn)行各向異再淀積第二層緩沖氧化層和氮化硅并進(jìn)行各向異性刻蝕，性刻蝕，在襯底硅的斜坡上留下一個(gè)緩沖氧化層在襯底硅的斜坡上留下一個(gè)緩沖氧化層和氮化硅的側(cè)墻和氮化硅的側(cè)墻，把有源區(qū)有效地封閉起來(lái)，再，把有源區(qū)有效地封閉起來(lái)，再進(jìn)行場(chǎng)氧。進(jìn)行場(chǎng)氧。*最后去掉氮化硅和緩沖氧化層。最后去掉氮化硅和緩沖氧化層。43NSiP-Epi43NSiP-Epi342Si NP-Epi場(chǎng)氧場(chǎng)氧2022-3-222022-3-2252*新技術(shù)的出現(xiàn)新技術(shù)的出現(xiàn) 2020世紀(jì)世紀(jì)8080年代發(fā)現(xiàn)，無(wú)論是哪種年代發(fā)現(xiàn)，無(wú)論是哪種LOCOSLOCOS技術(shù)，技術(shù)，都不適合于晶體管密度遠(yuǎn)超

49、過(guò)的集成電路。都不適合于晶體管密度遠(yuǎn)超過(guò)的集成電路。7210 cm 也就是說(shuō)，由于器件特征尺寸的縮小，也就是說(shuō)，由于器件特征尺寸的縮小，限制限制隔離距離的最終因素隔離距離的最終因素不再是表面反型或簡(jiǎn)單的穿不再是表面反型或簡(jiǎn)單的穿通現(xiàn)象，而是一種稱為通現(xiàn)象，而是一種稱為漏感應(yīng)勢(shì)壘降低的穿通效漏感應(yīng)勢(shì)壘降低的穿通效應(yīng)應(yīng)( (即最小隔離距離的值是由一個(gè)即最小隔離距離的值是由一個(gè) 結(jié)邊緣到結(jié)邊緣到另一個(gè)結(jié)邊緣的距離另一個(gè)結(jié)邊緣的距離) )。N PN P2022-3-222022-3-2253 是是刻蝕掉部分襯底形成溝槽刻蝕掉部分襯底形成溝槽( (槽刻蝕槽刻蝕) )，再再在其中回填上介電質(zhì)在其中回填上介

50、電質(zhì)( (回填回填) )作為相鄰器件之間的作為相鄰器件之間的絕緣體的一種器件隔離方法絕緣體的一種器件隔離方法。又分為：淺槽隔離。又分為：淺槽隔離和深槽隔離。和深槽隔離。 在這種結(jié)構(gòu)中，元器件之間用刻蝕的淺溝槽在這種結(jié)構(gòu)中，元器件之間用刻蝕的淺溝槽隔開(kāi)，再在淺溝槽中填入介電質(zhì)。在側(cè)壁氧化和隔開(kāi)，再在淺溝槽中填入介電質(zhì)。在側(cè)壁氧化和填入介電質(zhì)后，用填入介電質(zhì)后，用CMPCMP方法使晶圓表面平坦化。方法使晶圓表面平坦化。*LOCOSLOCOS主要問(wèn)題的解決措施主要問(wèn)題的解決措施 / /*淺槽溝道隔離淺槽溝道隔離(STI)(STI)技術(shù)技術(shù)2022-3-222022-3-2254*淺槽溝道隔離淺槽溝道

51、隔離(STI)工藝工藝* HDP CVD Oxide* CMP Oxide, Stop on NitrideOxideOxideNitrideNitride* Deposit Nitride, Oxide; Etch Nitride, Oxide and Silicon; Strip PhotoresistPad OxidePad OxideTrench2022-3-222022-3-2255*STI vs. LOCOSSTI vs. LOCOS*LOCOSLOCOS Simpler, cheaper, and production proven used in IC fabrication

52、until feature 0.35 mm*STISTI No birds beak, Smoother surface, but More process steps StandardisolationtechnologyusedinICfabricationuntilfeature0.25mm2022-3-222022-3-2256*Shallow Trench Isolation Shallow Trench Isolation /1/1Isolation:Isolation:*Parasitic (unwanted) FETParasitic (unwanted) FETs exist

53、 between unrelated transistors s exist between unrelated transistors (Field Oxide FET(Field Oxide FETs)s)*Source and drains are existing source and drains of wanted Source and drains are existing source and drains of wanted devicesdevices*Gates are metal and polysilicon interconnectsGates are metal

54、and polysilicon interconnects*The threshold voltage of FOX FETThe threshold voltage of FOX FETs are higher than for normal s are higher than for normal FETFETs sp-substrate (bulk)n+n+Parasitic FOX devicen+n+2022-3-222022-3-225710.4 CMOS ICCMOS IC的工藝集成的工藝集成*CMOSCMOS工藝中的基本模塊工藝中的基本模塊*雙阱雙阱CMOS ICCMOS IC

55、工藝的主要流程和基工藝的主要流程和基本掩模本掩模2022-3-222022-3-2258*CMOS 工藝中的基本模塊工藝中的基本模塊*阱注入和場(chǎng)注入技術(shù)阱注入和場(chǎng)注入技術(shù)*硅柵工藝硅柵工藝*自對(duì)準(zhǔn)技術(shù)自對(duì)準(zhǔn)技術(shù)*輕摻雜漏注入輕摻雜漏注入(LDD)(LDD)2022-3-222022-3-2259*CMOS IC CMOS IC 中的阱中的阱 CMOS ICCMOS IC中必須在同一晶圓上制作中必須在同一晶圓上制作NMOSNMOS和和PMOSPMOS器件，故必須在襯底上制作摻雜類型與硅襯底原器件，故必須在襯底上制作摻雜類型與硅襯底原摻雜類型相反的摻雜區(qū)域摻雜類型相反的摻雜區(qū)域( (反型摻雜反型摻

56、雜) )。 這些在硅襯底上形成的、摻雜類型或這些在硅襯底上形成的、摻雜類型或摻雜濃摻雜濃度度與硅襯底不同的與硅襯底不同的局部摻雜區(qū)域局部摻雜區(qū)域稱為稱為阱阱(well)(well)，包括：包括：n n阱阱、p p阱阱和和雙阱雙阱(dual/twin-well)(dual/twin-well)。 對(duì)亞微米技術(shù)而言，最普遍采用的是對(duì)亞微米技術(shù)而言，最普遍采用的是雙阱工雙阱工藝藝，即，即N N型和型和P P型兩種阱同在一個(gè)輕摻雜的襯底中型兩種阱同在一個(gè)輕摻雜的襯底中形成形成。在器件尺寸非常小的情況下，。在器件尺寸非常小的情況下，NMOSNMOS和和PMOSPMOS之間性能差別減小。之間性能差別減小。

57、 2022-3-222022-3-2260*雙阱工藝雙阱工藝 雖然增加了工藝的復(fù)雜性，但能雖然增加了工藝的復(fù)雜性，但能對(duì)每一種器對(duì)每一種器件獨(dú)立地設(shè)定摻雜分布件獨(dú)立地設(shè)定摻雜分布，從而，從而使兩類器件性能都使兩類器件性能都得到優(yōu)化得到優(yōu)化。 雙阱中的每個(gè)阱都至少包括三到五個(gè)步來(lái)完雙阱中的每個(gè)阱都至少包括三到五個(gè)步來(lái)完成制作，成制作，往往是在同一次光刻中完成往往是在同一次光刻中完成。2022-3-222022-3-2261*Twin Well Twin Well *Two mask stepsTwo mask steps; ; *Flat surface; Flat surface; *Comm

58、on used in advanced CMOS ICCommon used in advanced CMOS IC*High energyHigh energy, , low current implanterslow current implanters*Furnaces annealing and driving-inFurnaces annealing and driving-in2022-3-222022-3-2262*阱注入技術(shù)阱注入技術(shù) 阱注入阱注入決定了晶體管的閾值工作電壓決定了晶體管的閾值工作電壓，同時(shí)，同時(shí)可以減輕可以減輕CMOSCMOS電路的一些常見(jiàn)問(wèn)題如閂鎖效應(yīng)電路的一

59、些常見(jiàn)問(wèn)題如閂鎖效應(yīng)等。等。阱中器件溝道的摻雜濃度高于直接制作在襯阱中器件溝道的摻雜濃度高于直接制作在襯底上的底上的 體效應(yīng)隨摻雜濃度的增加而增加體效應(yīng)隨摻雜濃度的增加而增加( (如：如：溝道遷移率和輸出電導(dǎo)下降、結(jié)電容增加等溝道遷移率和輸出電導(dǎo)下降、結(jié)電容增加等) )阱阱內(nèi)的器件速度固有地比襯底中的同樣器件速度慢；內(nèi)的器件速度固有地比襯底中的同樣器件速度慢；典型的阱摻雜濃度比襯底高幾個(gè)數(shù)量級(jí)典型的阱摻雜濃度比襯底高幾個(gè)數(shù)量級(jí)，所，所以襯底濃度的任何不確定性將不影響阱的濃度。以襯底濃度的任何不確定性將不影響阱的濃度。2022-3-222022-3-2263*阱注入技術(shù)阱注入技術(shù) 倒摻雜技術(shù)倒摻

60、雜技術(shù) 先采用高能量、大劑量的注入先采用高能量、大劑量的注入，深入外延層，深入外延層大概大概1um1um左右；隨后左右；隨后再在相同區(qū)域進(jìn)行注入能量、再在相同區(qū)域進(jìn)行注入能量、結(jié)深及摻雜劑量都大幅度減小的阱注入結(jié)深及摻雜劑量都大幅度減小的阱注入。 目標(biāo)目標(biāo)：優(yōu)化晶體管的電學(xué)參數(shù)。：優(yōu)化晶體管的電學(xué)參數(shù)。 該技術(shù)由于采用高能離子注入將雜質(zhì)直接注該技術(shù)由于采用高能離子注入將雜質(zhì)直接注入到所需深度，從而入到所需深度，從而避免了雜質(zhì)的嚴(yán)重橫向擴(kuò)散避免了雜質(zhì)的嚴(yán)重橫向擴(kuò)散。 而且由于表面處的雜質(zhì)濃度較低而且由于表面處的雜質(zhì)濃度較低( (常稱為常稱為反反向阱向阱) )，除了，除了提高集成度提高集成度外，還