1、HDB3碼編譯原理譯碼器實(shí)現(xiàn)方法分析HDB3數(shù)字信源與編碼單元理論研究編碼單元可用芯片實(shí)現(xiàn)或用VHDL語言建模實(shí)現(xiàn)HDB3 譯碼器的FPGA實(shí)現(xiàn)仿真設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入（原理圖、HDL、波形圖）設(shè)計(jì)處理（優(yōu)化適配、分割、布局）器件編程功能仿真時(shí)序仿真器件測試設(shè)計(jì)輸入設(shè)計(jì)修改輸入編譯功能效驗(yàn)進(jìn)行前端輸入，同時(shí)生成VHDL代碼進(jìn)行時(shí)序效驗(yàn)時(shí)當(dāng)使用ALT器件時(shí)在Msxplus2下操作設(shè)計(jì)要求時(shí)序效驗(yàn)器件編程在線效驗(yàn)系 統(tǒng) 產(chǎn)品器件編程和在線效驗(yàn)設(shè)計(jì)輸入編譯仿真與定時(shí)分析編程在系統(tǒng)測試設(shè)計(jì)修改 HDB3碼(3階高密度雙極性碼)保持AMI碼極性反轉(zhuǎn)的特點(diǎn)，減少了連0串的長度，有利于提取定時(shí)信息通過對HDB3

2、碼編碼原理的分析，提出一種基于FPGA的編碼方法，并給出了VHDL語言的實(shí)現(xiàn)方法及仿真波形此方法采用2位二進(jìn)制碼實(shí)現(xiàn)，在插入破壞符號(hào)的同時(shí)始終保持極性反轉(zhuǎn)，簡化了編程步驟，運(yùn)行速度快，延時(shí)相對較小由于FPGA具有重復(fù)可編程的特點(diǎn)，因而靈活性高，調(diào)試 方 便 ， 且 開 發(fā) 成 本 低 ， 運(yùn) 行 穩(wěn) 定 可 靠 H D B 3 碼 的 編 解 碼 硬 件 實(shí) 現(xiàn) 有 很 多 種 方 式 , 這里 選 用 現(xiàn) 場 可 編 程 門 陣 列 ( F P G A ) 實(shí) 現(xiàn) 其 編 解 碼 電路 . F P G A 是 可 編 程 邏 輯 器 件 , 它 是 在 PA L , G A L等 邏 輯 器

3、 件 的 基 礎(chǔ) 之 上 發(fā) 展 起 來 的 . 同 以 往 的P A L , G A L 等 相 比 較 , 選 用 F P G A 器 件 的 主 要 優(yōu)點(diǎn) 是 : F P G A 集 成 度 高 , 一 片 F P G A 可 替 代 大量中小規(guī)模的數(shù)字電路集成芯片; 提高電路的可靠 性 ; F P G A 具 有 可 擦 除 可 多 次 編 程 的 能 力 , 使得 在 電 路 設(shè) 計(jì) 階 段 , 由 于 設(shè) 計(jì) 錯(cuò) 誤 和 設(shè) 計(jì) 要 求 變 更時(shí) , 只 需 修 改 原 設(shè) 計(jì) 文 件 再 對 F P G A 重 新 編 程 即可 , 提 高 數(shù) 字 電 路設(shè)計(jì)的靈活性 ; 縮 短 設(shè) 計(jì) 周 期 ,降 低 設(shè) 計(jì) 成 本 ; 可 建 立 仿 真 測 試 向