1、2022-5-21集成電路測試集成電路的復雜度要求計算機技術的發(fā)展2022-5-22測試介紹n測試：就是檢測出生產(chǎn)過程中的缺陷，并挑出廢品的過程。n測試的基本情況：封裝前后都需要進行測試。n測試與驗證的區(qū)別：目的、方法和條件n測試的難點：復雜度和約束。n可測性設計：有利于測試的設計。2022-5-23簡單的測試例子ABZA=1,B=1 =Z=1A=0,B=1=Z=0A=1,B=0=Z=0A=0,B=0=Z=02022-5-24可測性設計舉例n可控性：l可觀性：CKDQINOUTCKRSTCA32位計數(shù)器In2In1Out2022-5-25基本概念1：故障和故障模型故障：集成電路不能正常工作。故

2、障模型：物理缺陷的邏輯等效。2022-5-26故障舉例物理缺陷邏輯等效2022-5-27邏輯門故障模型n固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。表示：s-a-1, s-a-0。n橋接n邏輯門故障模型的局限性2022-5-28故障的等效和從屬&ZABCs-a-0s-a-1&ZABCs-a-1s-a-0故障等效故障從屬故障類型與測試碼 2022-5-29基本概念2：測試向量和測試圖形n測試向量：加載到集成電路的輸入信號稱為測試向量（或測試矢量）。n測試圖形：測試向量以及集成電路對這些輸入信號的響應合在一起成為集成電路的測試圖形。2022-5-210測試

3、儀n測試儀是測試集成電路的儀器。它負責按照測試向量對集成電路加入激勵，同時觀測響應。目前，測試儀一般都是同步的，按照時鐘節(jié)拍從存儲器中調入測試向量。 2022-5-211測試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe22262022-5-212測試儀特點n同步時序n激勵的波形有限n

4、響應的測試時刻有限n支持clock burst2022-5-213測試儀的規(guī)定波形舉例breakdinclkHDB+HDB-inputinputoutputoutput管腳信號圖 2022-5-214測試儀的規(guī)定波形舉例測試碼規(guī)定圖1：tg1tg2sb12022-5-215測試儀的規(guī)定波形舉例測試碼規(guī)定圖2：tg1tg2sb12022-5-216測試向量的生成n人工法n程序自動生成n自測試2022-5-217手工生成n故障建立n故障傳播n決策及測試碼生成2022-5-218故障圖&ABCDEFGHJs-a-1K2022-5-219手工測試碼&ABCDEFGHJs-a-1K(0)

5、(0)(1)(1)(1)(1)(X)1/00/12022-5-220組合邏輯測試法1：差分法n差分法(Boolean difference method)是一種測試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關系，通過運算來確定測試向量。 2022-5-221差分法),(),()(11niniixxxfxxxfXfdxd1)()(Xfdxdi定義如果那么在xi上的固定邏輯值就可以被檢測到，否則就不能。2022-5-222差分法的性質)()()()()()()()()()()()()()()()()()()()()()(XgdxdXfdxdXfdxdXgXgdxdXfXgXfdxd

6、XgdxdXfdxdXfdxdXgXgdxdXfXgXfdxdXfdxddxdXfdxddxdXfxddXfdxdXfdxdXfdxdiiiiiiiiiiijjiiiii2022-5-223差分法如果g(X)與xi無關，則可以簡化為： )()()()()()()()(XfdxdXgXgXfdxdXfdxdXgXgXfdxdiiii如果要檢測s-a-0的故障，則使用： )(Xfdxdxii如果要檢測s-a-1的故障，則使用：)(Xfdxdxii2022-5-224差分法的例子Ix1x2x3x4f(X)對于x1的錯誤，推導如下： 43232424323211424324243232111)(xxx

7、xxxxxxxxxxdxdxxxxxxxxxxxxxdxdXfdxd2022-5-225測試法2：D算法n激活n傳播n決策2022-5-226D算法D: 對于無故障電路， D 的值為 1， 對于故障電路 D的值為 0。 D : 對于無故障電路，D的值為 0，對于故障電路D的值為 1。 2022-5-227故障例子&a s-a-1ABCDEFGHJKLMNPQRSTb s-a-1對于故障 a s-a-1: 故障激活：E=0 = M=1,A=1 = P=D 故障傳播：N=1, Q=1, R=1 =S=D, T=D 決策：L=0, 假設 J=0 = B=1, C=1, H=1, D=0, K

8、=1 測試矢量：A=B=C=1, D=E=0 對于故障 b s-a-1 故障激活：G=1,H=1,L=1 = R= D 故障傳播：N=1,P=1, Q=1 = S= D, T= D 決策：L=1=J=1,K=1 Q=1 = F=0 J=1 = 假設 B=0 N=1 = 假設 A=0 = P=1 H=1 = 假設 C=0 無沖突 測試向量： A=B=C=F=0, G=1 2022-5-228SoC測試中的幾個常用技術n靜態(tài)電源電流測試(Iddq)n掃描路徑法nBISTnBoundary Scan2022-5-229IddqnIddq: 靜態(tài)電流測試。測試時使電流越小越好。n一般設置：n沒有三態(tài)。

9、n內部RAM關閉。n上下拉電阻設置為合適電平。2022-5-230掃描路徑法n掃描路徑法是一種規(guī)則的可測試性設計方法，適用于時序電路。其設計思想是把電路中的關鍵節(jié)點連接到一個移位寄存器上，當作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時，可以用來預置電路的狀態(tài)。當作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時，可以把內部節(jié)點的狀態(tài)依次移出寄存器鏈。 2022-5-231掃描路徑法組合邏輯電路DDDTIDITECLKDO2022-5-232掃描路徑法n測試掃描路徑本身 n移入測試序列，電路進入正常工作，測試與掃描路徑相連的部分電路 n移出掃描路徑，檢查狀態(tài)的正確性 2022-5-233掃描路徑法注意

10、事項盡量使得掃描路徑像一個標準的掃描鏈。 Avoid gated clocks or make them predictable when in test mode Avoid latches or make them transparent when in test mode Controllable asynchronous set/reset during test mode Avoid tri-state logic if possible Configure ASIC bi-direct pins as output only during test mode (make all o

11、utput enables active) Use externally generated clocks Avoid combinatorial feedback loops2022-5-234掃描路徑的簡單例子2022-5-235BISTn內置式自測(BIST)n將一個激勵電路和一個響應電路加在被測電路(CUT)中。激勵電路會產(chǎn)生大量激勵信號，并將其應用于CUT中，響應電路就用來對CUT的響應進行評測。n與ATE不同，BIST的性能不受負載板或測試頭電氣特性的限制。2022-5-236RAMBIST2022-5-237JTAGn目的：由于表面貼裝技術以及高密度封裝(BGA)的使用，使得PCB的密度越來越高，以往的針床測試法變得越來越不易使用。為了簡化測試過程、統(tǒng)一測試方式，IEEE制訂