1、74LS74內(nèi)部結(jié)構(gòu)引腳圖管腳邏輯圖（雙D觸發(fā)器）、原理圖和真值表以及波形圖分析下面介紹一下74ls74,74ls74內(nèi)部結(jié)構(gòu),74ls74引腳圖，74ls74管腳圖,74ls74邏輯圖。在TTL電路中，比較典型的d觸發(fā)器電路有74ls74。74ls74是一個邊沿觸發(fā)器數(shù)字電路器件，每個器件中包含兩個相同的、相互獨立的邊沿觸發(fā)d觸發(fā)器電路。（圖點擊，或下載后可放大）LOGICSYMBOL2612Q3dq3CP11iCPcQQL>6切Gg910AGND¥PIN7WWW.chinadpoom74LS觸號引IV功腌SfrHitCLR9LOM3BDI減們目CK3時卿倍號陰4PRI冷制5

2、Qi同鮭J.71/3.00mmumw146Qi工皿凝14腳丸+5.00V7地(VO鼎證s梆世*岀«/6.2KM鬼位：1腮.139Q23.71/3JOO込拒聲用逮：就DJ0PR30-.2IU2I11CIX212D2竝發(fā)宿號0-33on1J4-.1EF41514Vcc電聲（圖點擊，或下載后可放大）原理圖和真值表以及波形圖分析邊沿D觸發(fā)器：負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。如果在CP高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在CP觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器

3、也稱為維持-阻塞邊沿D觸發(fā)器。電路結(jié)構(gòu)：該觸發(fā)器由6個與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。圖7.8.1邊沿D觸發(fā)器的邏輯圖和邏輯捋號工作原理：SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當(dāng)SD=O且RD=1時，不論輸入端D為何種狀態(tài)，都會使Q=l,Q=0，即觸發(fā)器置1；當(dāng)SD=1且RD=O時，觸發(fā)器的狀態(tài)為0,SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平，不影響電路的工作。工作過程如下：1. CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1,觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸

4、入信號D,Q5=D，Q6=Q5=D。2當(dāng)CP由0變1時觸發(fā)器翻轉(zhuǎn)。這時G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5=D，Q4=Q6=DO由基本RS觸發(fā)器的邏輯功能可知，Q=D。3觸發(fā)器翻轉(zhuǎn)后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的狀態(tài)是互補的，即必定有一個是0,若Q3為0,貝9經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在0狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置0維持線，置1阻塞線。Q4為0時，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q

5、4輸出端至G6反饋線起到使觸發(fā)器維持在1狀態(tài)的作用，稱作置1維持線；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置0的作用,稱為置0阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器?？傊撚|發(fā)器是在CP正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。功能描述1.狀態(tài)轉(zhuǎn)移真值表表7.3.1迫洽心觸境器的狀態(tài)轉(zhuǎn)移真?zhèn)幈?嚴(yán)000輸出憂態(tài)與亙端狀烝相同0101011112. 特征方程Qn+1=D3. 狀態(tài)轉(zhuǎn)移圖脈沖特性：1. 建立時間：由圖7.8.4維持阻塞觸發(fā)器的電路可見,由于

6、CP信號是加到門G3和G4上的，因而在CP上升沿到達之前門G5和G6輸出端的狀態(tài)必須穩(wěn)定地建立起來。輸入信號到達D端以后，要經(jīng)過一級門電路的傳輸延遲時間G5的輸出狀態(tài)才能建立起來，而G6的輸出狀態(tài)需要經(jīng)過兩級門電路的傳輸延遲時間才能建立，因此D端的輸入信號必須先于CP的上升沿到達，而且建立時間應(yīng)滿足：tset±2tpd。2. 保持時間：由圖7.8.4可知，為實現(xiàn)邊沿觸發(fā),應(yīng)保證CP=1期間門G6的輸出狀態(tài)不變，不受D端狀態(tài)變化的影響。為此，在D=0的情況下，當(dāng)CP上升沿到達以后還要等門G4輸出的低電平返回到門G6的輸入端以后,D端的低電平才允許改變。因此輸入低電平信號的保持時間為tH

7、L三tpd。在D=1的情況下，由于CP上升沿到達后G3的輸出將G4封鎖，所以不要求輸入信號繼續(xù)保持不變，故輸入高電平信號的保持時間tHH=O。3. 傳輸延遲時間：由圖7.8.3不難推算出，從CP上升沿到達時開始計算，輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時間tPLH分別是:tPHL=3tpdtPLH=2tpd®7.S.4維持阻塞衛(wèi)觸發(fā)器刖怎路和動態(tài)渡形4. 最高時鐘頻率：為保證由門G1G4組成的同步RS觸發(fā)器能可靠地翻轉(zhuǎn)，CP高電平的持續(xù)時間應(yīng)大于tPHL，所以時鐘信號高電平的寬度tWH應(yīng)大于tPHLo而為了在下一個CP上升沿到達之前確保門G5和G

8、6新的輸出電平得以穩(wěn)定地建立，CP低電平的持續(xù)時間不應(yīng)小于門G4的傳輸延遲時間和tset之和，即時鐘信號低電平的寬度tWL三tset+tpd，因此得到:最后說明一點，在實際集成觸發(fā)器中，每個門傳輸時間是不同的，并且作了不同形式的簡化,因此上面討論的結(jié)果只是一些定性的物理概念。其真實參數(shù)由實驗測定。集成觸發(fā)器：集成D觸發(fā)器的定型產(chǎn)品種類比較多，這里介紹雙D觸發(fā)器74HC74，實際上，74型號的產(chǎn)品種類較多，比如還有7474、74H74等。般輯需烏（bi引腳汙布7.S.5山觸發(fā)器74HC74旳邃擁得號旳勁腳分丟7.8.2&融疫番74HE74的遙輯功能表輸A騎出5.DgXXLH1LXXHPiHtLn|UtLHLX舖通過圖7.8.5中的邏輯符號和D觸發(fā)器74HC74的邏輯功能表我們可以看出，HC74是帶有預(yù)置、