1、簡單的純組合邏輯模塊architecture Behavioral of sync_DFF isbegin process(rst,clk) begin if(rst=1)then if(clkevent and clk=1)then q=0; end if;elsif(clkevent and clk= 1)then q=d; end if; end process;end Behavioral;architecture behavioral of sync_DFF is beginprocess(clk) begin if (clk event and clk=1)then if(rese

2、t=1) then q = 0; else q = d; end if; end if;end process; end behavioral; architecture Behavioral of asyn_DFF isbegin Process (rst,clk) begin if (rst=1)then q=0; elsif (clkevent and clk=1)Then q=d; end if; end process; 本章提要加法器乘法器比較器多路器總線和總線操作尋址存儲器ROM加法器=1=1&11iCiAiBiSiC&真 值 表iAiB1 - iCiSiC0 0

3、 000000000111111110 0 10 1 00 1 11 0 01 0 11 1 01 1 11ii11i1iBASiiiiiiiiiCCBACBACBA1iiiCBA1 - ii1 - iiiiCACBBA表達式：表達式：1ii1i1i1iiiBAABBACiiiiiiCCBCACENTITY full_adder ISPORT (a, b, cin: IN BIT; s, cout: OUT BIT);END full_adder;ARCHITECTURE dataflow OF full_adder ISBEGIN s=a XOR b XOR cin; cout=(a AND

4、 B) OR (a AND cin) OR (b AND cin);END dataflow;加法器加法器u多位加法器多位加法器isic1icisic1icisic1icisic1ic0S1S2S3S0A0B1A1B2A2B3A3BC例：四位串行進位加法器例：四位串行進位加法器結(jié)構(gòu)簡單，加數(shù)、被加數(shù)并行輸入，和數(shù)并行輸出；結(jié)構(gòu)簡單，加數(shù)、被加數(shù)并行輸入，和數(shù)并行輸出；各位全加器間的進位需串行傳遞，速度較慢。各位全加器間的進位需串行傳遞，速度較慢。串行進位加法器串行進位加法器超前進位加法器超前進位加法器特點特點pipelined加法器加法器cinArchitecture adder of add

5、er_cripple isSignal c:std_logic_vector(3 downto 0); Begin U0:full_adder port map (a(0), b(0), cin, s(0), c(0); U1:full_adder port map (a(1),b(1), c(0), s(1), c(1); U2:full_adder port map (a(2), b(2), c(1), s(2), c(2); U3:full_adder port map (a(3), b(3), c(2), s(3), c(3); cout = c(3); end adder;加法器加法

6、器例：四位超前進位加法器例：四位超前進位加法器isic1icisic1icisic1icisic1ic0S1S2S3S0A0B1A1B2A2B3A3BC進位進位電路電路進位進位電路電路進位進位電路電路 各位的進位輸出信號只各位的進位輸出信號只與兩個相加數(shù)有關(guān)，而與與兩個相加數(shù)有關(guān)，而與低位進位信號無關(guān)。低位進位信號無關(guān)。ciniiiiINiiiiiiCBASCPGPGPGCCPGPGCCPGCCINPGCBABACPBAGBA)()()(0112233301122201110000000)(1iiiiiiBACBAC sA = A ; sB = B ; sCin = Cin ; sP(0) =

7、 sA(0) Xor sB(0); sG(0) = sA(0) And sB(0) ; sP(1) = sA(1) Xor sB(1); sG(1) = sA(1) And sB(1) ; sP(2) = sA(2) Xor sB(2); sG(2) = sA(2) And sB(2) ; sP(3) = sA(3) Xor sB(3); sG(3) = sA(3) And sB(3) ; sC(0) = sG(0) Or (sP(0) And sCin) ; sC(1) = sG(1) Or (sP(1) AND (sG(0) Or (sP(0) And sCin); sC(2) = sG(

8、2) Or (sP(2) AND (sG(1) Or (sP(1) AND (sG(0) Or (sP(0) And sCin); sC(3) = sG(3) Or (sP(3) AND (sG(2) Or (sP(2) AND (sG(1) Or (sP(1) AND (sG(0) Or (sP(0) And sCin); sS(0) = sP(0) Xor sCin; sS(1) = sP(1) Xor sC(0); sS(2) = sP(2) Xor sC(1); sS(3) = sP(3) Xor sC(2) ; S = sS ; Cout = sC(3) ;四位串行加法器仿真波形四位

9、超前進位加法器仿真波形1-1-1-1 MASH實實現(xiàn)電路現(xiàn)電路Pipelined 加法器分類：n并行乘法器n移位相加乘法器n查找表乘法器n加法樹乘法器乘法器1）并行乘法器Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Entity mult isPort (x,y: in usigned (3 downto 0); product: out usigned (7 downto 0);End mult;Architecture behavioral of mult isBegin product = x

10、* y ;End behavioral;乘法器并行乘法器可以看作是純并行乘法器可以看作是純組合邏輯電路，依靠組合組合邏輯電路，依靠組合邏輯實現(xiàn)兩數(shù)相乘，這種邏輯實現(xiàn)兩數(shù)相乘，這種方法能在輸入數(shù)據(jù)改變時方法能在輸入數(shù)據(jù)改變時立即得到相乘結(jié)果，延時立即得到相乘結(jié)果，延時很短，但是耗用的資源隨很短，但是耗用的資源隨操作數(shù)位數(shù)的增加而迅速操作數(shù)位數(shù)的增加而迅速變多。并行乘法器實現(xiàn)代變多。并行乘法器實現(xiàn)代碼非常簡短，適用于器件碼非常簡短，適用于器件內(nèi)有嵌入式硬件乘法器的內(nèi)有嵌入式硬件乘法器的情況。情況。 2）移位相加乘法器 在不使用嵌入式硬件乘法器的情況下，移位在不使用嵌入式硬件乘法器的情況下，移位相加

11、乘法器相比于并行乘法器更節(jié)省資源，相加乘法器相比于并行乘法器更節(jié)省資源，這隨操作數(shù)位數(shù)的增加而越發(fā)明顯。而其缺這隨操作數(shù)位數(shù)的增加而越發(fā)明顯。而其缺點則在于，由于需要進行逐步移位，因而需點則在于，由于需要進行逐步移位，因而需要一定的時間來完成兩數(shù)相乘操作。要一定的時間來完成兩數(shù)相乘操作。2）移位相加乘法器移位相加乘法器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MULT8 IS PORT ( A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); ST :

12、 IN STD_LOGIC; - 開始計算控制開始計算控制 CLK : IN STD_LOGIC; - 時鐘時鐘 RESULT :OUT STD_LOGIC_VECTOR(15 DOWNTO 0); - 乘法結(jié)果輸出乘法結(jié)果輸出 SOUT :OUT STD_LOGIC); - 計算完畢標志計算完畢標志END ENTITY;移位相加乘法器ARCHITECTURE BHV OF MULT8 ISBEGINPROCESS (A, B, CLK, ST) VARIABLE REGB : STD_LOGIC_VECTOR(7 DOWNTO 0); - B放入8位右移寄存器B VARIABLE REGA

13、: STD_LOGIC_VECTOR(15 DOWNTO 0); - A放入16位左移寄存器A VARIABLE REGRES : STD_LOGIC_VECTOR(15 DOWNTO 0); - 部分積累加器 VARIABLE CNT : STD_LOGIC_VECTOR(2 DOWNTO 0); - 計數(shù)器移位相加乘法器BEGIN IF ST = 1 THEN - 初始化，置位 REGA := 00000000 & A; REGB := B; RESULT 0); SOUT 0); CNT := (OTHERS = 0); ELSIF CLKEVENT AND CLK=1 THEN

14、 - ST低電平開始計算 IF REGB(0)=1 THEN - 若B的最低位為1，則部分積與A寄存器累加 REGRES := REGRES + REGA; END IF; REGA(15 DOWNTO 1) := REGA(14 DOWNTO 0); - A寄存器左移1位 REGA(0):= 0; - A寄存器最低位置0 REGB(6 DOWNTO 0) := REGB(7 DOWNTO 1); - B寄存器右移1位，最低位將用于判斷 CNT := CNT + 1; - 計數(shù)器值加1 IF CNT=000 THEN - 8位移完 RESULT = REGRES; - 輸出結(jié)果 SOUT 0)

15、; - 重新置位部分積累加器 END IF; END IF;END PROCESS;END ARCHITECTURE;移位相加乘法器3）查找表乘法器Library ieee;Use ieee.std_logic_1164.all;Entity mult isPort(a,b:in std_logic_vector (3 downto 0); clk: in std_logic; outcome: out std_logic_vector (7 downto 0);End mult;Architecture behavioral of mult is Signal din: std_logic_

16、vector (7 downto 0);Begin din7:4 = a; din3:0 B）、小（A=1，表示A大于BFBABA=FBA一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸 出輸 入ABBA+=FBA=2、2 位數(shù)值比較器：輸入：兩個2位二進制數(shù) A=A1 A0 、B=B1 B0；輸出有三個。能否用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器? 比較兩個2 位二進制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當(dāng)高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則

17、設(shè)計思路：先比較高位A1、B1；再比較低位A0、B0。 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B0)Library ieee;Use ieee.std_logic_1164.all;U

18、se ieee.std_logic_arith.all;Entity comparator is Generic(n: integer:=7);Port (a,b: in signed (n downto 0); x1,x2,x3:out std_logic);End comparator;Architecture signed of comparator isBegin x1 b else 0; x2 = 1 when a=b else 0; x3 = 1 when ab else 0;End signed;比較器比較器的另外一種實現(xiàn)方法多路器選擇器功能：根據(jù)地址信號在多路輸入中選擇一路輸出

19、。輸入地址輸出其真值表如下表所示其真值表如下表所示ncs addr1addr0mout1XX0000D10001D11010D12011D130113011201110110outDm0addraddrDaddraddrDaddraddrDaddrraddncs時，當(dāng)ncsaddr0addr1總線按其信號線性質(zhì)不同一般可分為：總線按其信號線性質(zhì)不同一般可分為：讀寫控制線讀寫控制線數(shù)據(jù)傳輸握手線數(shù)據(jù)傳輸握手線總線仲裁線總線仲裁線中斷控制線中斷控制線DMA控制線控制線控制總線控制總線CB：地址總線地址總線AB：數(shù)據(jù)總線數(shù)據(jù)總線DB：用于把數(shù)據(jù)送入或送出用于把數(shù)據(jù)送入或送出MPU，為雙，為雙向總線。

20、向總線。 用于指定數(shù)據(jù)送往或來自何處，為用于指定數(shù)據(jù)送往或來自何處，為MPU發(fā)出的單向總線。發(fā)出的單向總線。 總線和總線操作 library ieee; use ieee.std_logic_1164.all;- entity tri_state is port( link_bus: IN std_logic; input: IN std_logic_vector(7 downto 0); output: OUT std_logic_vector(7 downto 0) ); end tri_state;-architecture tri_state of tri_state is begin

21、 outputZ) ; end tri_state;三態(tài)門典型的存儲器模塊有：典型的存儲器模塊有： 尋址存儲器：尋址存儲器：ROM RAMROM RAM 順序存儲器：順序存儲器：FIFOFIFO StackStack (LIFO)(LIFO) 存儲器模塊的存儲器模塊的VHDLVHDL設(shè)計設(shè)計ROMROM和和RAMRAM屬于通用大規(guī)模器件，一般不需要自行設(shè)屬于通用大規(guī)模器件，一般不需要自行設(shè)計計; ;但是在數(shù)字系統(tǒng)中，有時也需要設(shè)計一些小型的但是在數(shù)字系統(tǒng)中，有時也需要設(shè)計一些小型的存儲器件，用于特定的用途：存儲器件，用于特定的用途：l l例如臨時存放數(shù)據(jù)，例如臨時存放數(shù)據(jù)，構(gòu)成查表運算等。構(gòu)成

22、查表運算等。此類器件的特點為地址與存儲內(nèi)容直接對應(yīng)，設(shè)計此類器件的特點為地址與存儲內(nèi)容直接對應(yīng)，設(shè)計時將輸入地址作為給出輸出內(nèi)容的條件，采用條件時將輸入地址作為給出輸出內(nèi)容的條件，采用條件賦值方式進行設(shè)計。賦值方式進行設(shè)計。尋址存儲器的尋址存儲器的VHDLVHDL設(shè)計設(shè)計ROMROM的內(nèi)容是初始設(shè)計電路時就寫入到內(nèi)部的，通的內(nèi)容是初始設(shè)計電路時就寫入到內(nèi)部的，通常采用電路的固定結(jié)構(gòu)來實現(xiàn)存儲；常采用電路的固定結(jié)構(gòu)來實現(xiàn)存儲；ROMROM只需設(shè)置只需設(shè)置數(shù)據(jù)輸出端口和地址輸入端口；數(shù)據(jù)輸出端口和地址輸入端口；設(shè)計思想設(shè)計思想：采用二進制譯碼器的設(shè)計方式，將每個：采用二進制譯碼器的設(shè)計方式，將每個

23、輸入組態(tài)對應(yīng)的輸出與一組存儲數(shù)據(jù)對應(yīng)起來；輸入組態(tài)對應(yīng)的輸出與一組存儲數(shù)據(jù)對應(yīng)起來；尋址存儲器設(shè)計：尋址存儲器設(shè)計： 16x816x8位位ROMROMlibrary ieee;use ieee.std_logic_1164.all; entity rom is port(dataout: out std_logic_vector(7 downto 0); addr: in std_logic_vector(3 downto 0); ce: in std_logic);end rom;尋址存儲器設(shè)計：尋址存儲器設(shè)計： 16x816x8位位ROMROMarchitecture d of rom i

24、s signal id: std_logic_vector(4 downto 0); begin id = addr & ce; dataout = 00001111 when id =00000 else 11110000 when id =00010 else 11001100 when id =00100 else 00110011 when id =00110 else 10101010 when id =01000 else 01010101 when id =01010 else 10011001 when id =01100 else尋址存儲器設(shè)計：尋址存儲器設(shè)計： 16

25、x816x8位位ROMROM 01100110 when id =01110 else 00000000 when id =10000 else 11111111 when id =10010 else 00010001 when id =10100 else 10001000 when id =10110 else 10011001 when id =11000 else 01100110 when id =11010 else 10100110 when id =11100 else 01100111 when id =11110 else XXXXXXXX;end d;尋址存儲器設(shè)計：尋

26、址存儲器設(shè)計： 16x816x8位位ROMROM順序存儲器的特點是不設(shè)置地址，所有數(shù)據(jù)的寫入和順序存儲器的特點是不設(shè)置地址，所有數(shù)據(jù)的寫入和讀出都按順序進行；讀出都按順序進行；數(shù)據(jù)寫入或讀出時通常采用移位操作設(shè)計；數(shù)據(jù)寫入或讀出時通常采用移位操作設(shè)計；在設(shè)計時必須考慮各存儲單元的存儲狀態(tài)；在設(shè)計時必須考慮各存儲單元的存儲狀態(tài)；順序存儲器（堆棧和順序存儲器（堆棧和FIFOFIFO）的設(shè)計）的設(shè)計設(shè)計要求：設(shè)計要求：存入數(shù)據(jù)按順序排放；存入數(shù)據(jù)按順序排放；存儲器全滿時給出信號并拒絕繼續(xù)存入；存儲器全滿時給出信號并拒絕繼續(xù)存入；數(shù)據(jù)讀出時按后進先出原則；數(shù)據(jù)讀出時按后進先出原則；存儲數(shù)據(jù)一旦讀出就從

27、存儲器中消失；存儲數(shù)據(jù)一旦讀出就從存儲器中消失；堆棧（后進先出存儲器）的設(shè)計堆棧（后進先出存儲器）的設(shè)計設(shè)計思想：設(shè)計思想：將每個存儲單元設(shè)置為字（將每個存儲單元設(shè)置為字（wordword）；存儲器整體）；存儲器整體作為由字構(gòu)成的數(shù)組；為每個字設(shè)置一個標記作為由字構(gòu)成的數(shù)組；為每個字設(shè)置一個標記（flagflag），用以表達該存儲單元是否已經(jīng)存放了），用以表達該存儲單元是否已經(jīng)存放了數(shù)據(jù)；每寫入或讀出一個數(shù)據(jù)時，字的數(shù)組內(nèi)容數(shù)據(jù)；每寫入或讀出一個數(shù)據(jù)時，字的數(shù)組內(nèi)容進行相應(yīng)的移動，標記也做相應(yīng)的變化；進行相應(yīng)的移動，標記也做相應(yīng)的變化；堆棧（后進先出存儲器）的設(shè)計堆棧（后進先出存儲器）的設(shè)計l

28、ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_signed.all; entity stack is port(datain: in std_logic_vector(7 downto 0); push,pop,reset,clk:in std_logic; stackfull:out std_logic; dataout: buffer std_logic_vector(7 downto 0);end stack;堆棧設(shè)計：移位寄存器方式堆棧設(shè)計：移位寄存器方式a

29、rchitecture b of stack istype arraylogic is array(15 downto 0) of std_logic_vector(7 downto 0);signal data :arraylogic;signal stackflag:std_logic_vector(15 downto 0);begin stackfull=stackflag(0); process(clk,reset,pop,push) variable selfunction: std_logic_vector(1 downto 0); begin selfunction:=push

30、& pop;堆棧設(shè)計：移位寄存器方式堆棧設(shè)計：移位寄存器方式if reset=1 then stackflag0); dataout0); for i in 0 to 15 loop data(i) if stackflag(0)=0 then data(15)=datain; stackflag=1&stackflag(15 downto 1); for i in 0 to 14 loop data(i) dataout=data(15); stackflag=stackflag(14 downto 0)&0; for i in 15 downto 1 loop da

31、ta(i)null; end case; end if;end process;end b;堆棧設(shè)計：移位寄存器方式堆棧設(shè)計：移位寄存器方式architecture b of stack istype arraylogic is array(15 downto 0) of std_logic_vector(7 downto 0);signal data :arraylogic;beginprocess(clk,reset,pop,push) variable p:natural range 0 to 15; variable selfunction: std_logic_vector(1 do

32、wnto 0); variable s:std_logic; begin堆棧設(shè)計：地址指針方式堆棧設(shè)計：地址指針方式stackfull=s; selfunction:=push & pop; if reset=1 then p:=0;dataout0);s:=0; for i in 0 to 15 loop data(i)=00000000; end loop; elsif clkevent and clk=1 then if p15 and selfunction=10 then data(p)=datain; p:=p+1; end if; 堆棧設(shè)計：地址指針方式堆棧設(shè)計：地址指針

33、方式if p=15 and selfunction=10 and s=0 then data(p)0 and selfunction=01 and s=0 then p:=p-1; dataout=data(p); end if; if p=15 and selfunction=01 and s=1 then dataout=data(p); s:=0; end if; end if;end process;end b;堆棧設(shè)計：地址指針方式堆棧設(shè)計：地址指針方式設(shè)計要求：設(shè)計要求：存入數(shù)據(jù)按順序排放；存入數(shù)據(jù)按順序排放；存儲器全滿時給出信號并拒絕繼續(xù)存入；全空時存儲器全滿時給出信號并拒絕繼續(xù)

34、存入；全空時也給出信號并拒絕讀出；也給出信號并拒絕讀出；讀出時按先進先出原則；讀出時按先進先出原則；存儲數(shù)據(jù)一旦讀出就從存儲器中消失；存儲數(shù)據(jù)一旦讀出就從存儲器中消失； FIFOFIFO（先進先出存儲器）的設(shè)計（先進先出存儲器）的設(shè)計設(shè)計思想：設(shè)計思想：結(jié)合堆棧指針的設(shè)計思想，采用環(huán)行寄存器方式結(jié)合堆棧指針的設(shè)計思想，采用環(huán)行寄存器方式進行設(shè)計；分別設(shè)置寫入指針進行設(shè)計；分別設(shè)置寫入指針wpwp和讀出指針和讀出指針rprp，標記下一個寫入地址和讀出地址；地址隨寫入或標記下一個寫入地址和讀出地址；地址隨寫入或讀出過程順序變動；設(shè)計時需要注意處理好從地讀出過程順序變動；設(shè)計時需要注意處理好從地址最

35、高位到地址最地位的變化；址最高位到地址最地位的變化；FIFOFIFO（先進先出存儲器）的設(shè)計（先進先出存儲器）的設(shè)計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_signed.all; entity kfifo is port(datain: in std_logic_vector(7 downto 0); push,pop,reset,clk:in std_logic; full,empty:out std_logic; dataout: out std_logic_vector(7 downto 0);end kfifo; FIFOFIFO