1、第8章 Proteus ISIS的元件制作和層次原理圖設計v8.1 原理圖元件制作v8.2 元件的編輯v8.3 利用其他人制作的元件v8.4 層次原理圖設計v8.5 模塊元器件的設計v8.6 網(wǎng)絡表文件的生成8.6.1 網(wǎng)絡的相關概念8.6.2 網(wǎng)絡表的生成v8.7 電氣規(guī)則檢查v8.8 元件報表 8.6 網(wǎng)絡表文件的生成網(wǎng)絡表文件的生成v無論是簡單的原理圖還是層次原理圖都包括兩類信息，即圖形和電氣連線。生成網(wǎng)絡表的過程就是提取電氣數(shù)據(jù)并用一種其他CAD程序能夠使用的格式表示這些數(shù)據(jù)。但是，大多數(shù)供應商都是自成系統(tǒng)，所以網(wǎng)絡表文件并沒有統(tǒng)一的標準。在這種情況下，Proteus使用自己的文件格式

2、，稱為“SDF(Schematic Description Formation)”，它設計緊湊，可讀性好，非常容易處理，同時也是一種開放的文件格式。8.6.1 網(wǎng)絡的相關概念網(wǎng)絡的相關概念v所謂一個網(wǎng)絡(net)就是彼此連接在一起的一組引腳。ISIS中的引腳由它所在元件的連接關系來定義，包括電氣接口類型、引腳名或引腳號。網(wǎng)絡可以被命名，網(wǎng)絡表編譯器的一個作用就是合并所有同名的網(wǎng)絡，各組引腳的連接關系不一定需要用連線來表示，如果一個元件或幾個元件的幾個引腳同名，這些引腳會被認為在內(nèi)部是互連的，這對于避免在一頁上有過多交叉連線是非常有用的，同時這也為多頁設計當中確定連接關系提供了方便。v以下兩種命

3、名方式會被認為是一個網(wǎng)絡：同一個線標號連接到一個網(wǎng)絡和同一個邏輯終端連接到一個網(wǎng)絡。如果以上情況使用了不同的名字，網(wǎng)絡將呈現(xiàn)所有的名字，而且合并任何一個與這些名字相同的其他網(wǎng)絡。最終的SDF文件將選擇其中一個作為網(wǎng)絡名。網(wǎng)絡名按優(yōu)先級遞減順序排列為v電源線和隱藏電源引腳 Power Rails & Hidden Power Pins；v雙向終端 Bi-Directional Terminals；v輸出終端 Output Terminals；v輸入終端 Input Terminals；v一般終端 Generic Terminals；v總線單元和線標號 Bus Entries &

4、Wire Labels。v作為特殊情況，未命名的電源終端被認為是VCC，未命名的地終端被認為是GND。v網(wǎng)絡名可以包含文字和數(shù)字符號、減號()、下劃線(_)，還可以用空格、感嘆號(!)和星號(*)，其中感嘆號(!)和星號(*)具有特殊意義(后面將要提到)。另外，網(wǎng)絡名對英文字母的大小寫是有區(qū)別的。v元件庫中的許多芯片都有隱藏的電源引腳。網(wǎng)絡表生成器遇到這種情況將創(chuàng)建一個新的網(wǎng)絡，并把隱藏引腳的名字分配給它。例如，一個7400將生成兩個網(wǎng)絡，14引腳VCC和7引腳GND。因為所有同名網(wǎng)絡都會被合并，所以所有同名引腳會被連到一起。在一些設計中，特別當CMOS和TTL邏輯混合時，用戶需要將兩組隱藏的

5、電源引腳連接在一起，比如VCC和VDD、GND和VSS。這可以通過放置兩個Generic Terminal，然后連線它們，如圖8-66所示，并用合并的網(wǎng)絡名標識它們。例如PSU(Power Supply Unit)電路的輸出端，經(jīng)常要連接好幾個終端。 圖8-66 兩組隱藏的電源引腳連接在一起的方法VI1VO3GND2U17805GNDVSSVCCVDDv有些時候需要讓隱藏的電源引腳連到不同的網(wǎng)絡，這可以通過給帶有隱藏電源引腳的元件添加用戶名屬性來實現(xiàn)。例如7404，當設置屬性VCCVCC1，將強迫引腳14連接到VCC1。注意，在多元素元件(復合元件)中，比如7404，必須為所有的子元件添加這個

6、屬性。操作的具體方法是，將光標放在元件上單擊右鍵，選擇“Edit Properties”(如圖8-67所示)，打開圖8-68中的“Edit Component”對話框，通過單擊“Edit Component”對話框上的“Hidden Pin”按鈕可以看到和編輯分配到元件的隱藏引腳的名字，如圖8-68上面的小窗口所示。v在層次電路的設計中，如果需要在一個子頁上做一個直連到另一頁(Root或者Child)的連接，全局網(wǎng)絡是非常有用的。圖8-67 右鍵屬性窗口 圖8-68 Edit Component對話框v通常，用VSM調(diào)試一個設計時會有這種要求。ISIS網(wǎng)絡中的感嘆號(！)作為全局網(wǎng)絡的一個標識

7、。例如，標有“！CLK”的終端將被認為連接到其他所有標有“！CLK”的終端上，也連接到根頁面(主設計圖)上僅標有CLK的終端上。但對電源網(wǎng)絡，卻不需要這樣做，除非沒有在【Design】【Edit Design Properties】對話框上取消“Global Power Nets？”選項。另外，未命名的電源和地實際上被認為是“！VCC”和“！GND”，所以也是全局的。v連接復合元件的內(nèi)部子件(Inter-Element Connections for Multi-Element Parts)用來處理VSM模塊創(chuàng)建時的不確定性。例如一個雙路OP放大器1458(如圖8-69所示)，很明顯，這個模塊

8、是由兩個子件組成的復合元件，它們共用電源連接。如果1458只在OPAMP A上畫有電源引腳，怎樣確定OPAMP B的電源連接呢? 可以通過在A子件上加一個網(wǎng)絡名為“*V+”的終端，來確定連接到同一個母元件的所有子件的對應網(wǎng)絡上，也就是說，實現(xiàn)方法是通過把星號(*)作為前導符號。vISIS支持總線引腳和總線引腳之間的連線。通常情況下，直接劃線操作即可，但在較復雜的情況下就必須注意ISIS的處理方法。在網(wǎng)絡表編輯器中，所有的總線單元(引腳、終端和模塊端口)都被分配一個總線范圍。這要按照一定基準和寬度來執(zhí)行，例如，總線 D0.7的基準為0，寬度為8。ISIS總線連接的基本原理是總線上所有單元(除了結(jié)

9、點處由總線標號)都按照基準對齊來連接。例如，兩個總線引腳 D0.3和Q4.7連接，如果沒有特定的標號，則D0連到Q4，D3連到Q7，以此類推。即使被連接的總線引腳是同一總線的不同段，基準原則仍然適用。不過為了使原理圖清晰易讀，用戶一般都用總線標號進行標注，如圖8-70所示。 1 2 3 4 5 6 7 8 - - + + A B 圖8-69 雙路OP放大器1458圖8-70 總線引腳和總線引腳之間的連接v基準對齊原則唯一的例外情況是，在一個總線結(jié)點處匯集了幾個總線段。這種情況下，總線段(Bus Section)以Like bit原則來組合。如圖8-71所示的例子顯示了一些總線引腳如何用總線標號

10、來表示交叉連接的。X0.7X0.3X4.7D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.7Q0.7BB2BUSBOX8 圖8-71 總線引腳的交叉連接v在這個例子中，Q0連到D4，Q1連到D5，Q4連到D0，Q5連到D1，以此類推。需要強調(diào)的是，總線標號選擇與總線引腳名是完全沒有關聯(lián)的。再次強調(diào)，基準對齊原則除了總線標號處以外，適用所有的情況。所以Q0.3和X4.7之間的連接關系是Q0連到X4，Q1連到X5，等等。v總線連接也可以像普通連線一樣，不使用實際連線而通過使用總線標號和總線終端來實現(xiàn)，如圖8-72所示。v如果省略了總線終端或標號范圍，則使用所連接的總線段的范圍?？偩€范圍按

11、如下規(guī)則確定。D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4X0.3X4.7X0.3X4.7圖8-72 使用總線標號和總線終端連接總線v如果在總線段中有總線標號，這些標號將以Like bit原則組合。比如，某個結(jié)點上有X0.3和X4.7，將在該點上創(chuàng)建X0.7總線，若有X4.7和X8.11，則創(chuàng)建X4.11。v如果總線段上沒有總線標號，則認為基準是0(因為引腳總是按基準對齊的)，寬度是最寬的引腳?？紤]如圖8-73所示的省略了總線標號范圍的連接 D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BU

12、SBOX4XXXX圖8-73 省略了總線標號范圍的連接v因為終端X的范圍總是X0.3，所以圖8-73實際上是將4條總線引腳連在一個4位總線上，而不是在Q與D之間創(chuàng)建8位總線。v注意：沒有連接到總線引腳或者不帶有總線范圍標號或終端的總線段在ISIS中是不允許的，因為ISIS不能確定其內(nèi)部連接的獨立位的名字和編號。應該如圖8-74所示這樣使用。v有些情況下，需要把一個大的總線拆分成幾個小總線，如圖8-75所示，這里BUSBOX8的8位輸出Q0.7被分成2個4位總線連到4_bit_wotsit子電路模塊。在X4.7到D0.3的連接應用了基準對齊原則，可得到正確結(jié)果。標號X0.7在這個例子中實際上是多

13、余的，但不會影響正確性。 X0.7Y0.7圖8-74 正確的使用方法 X0.3X4.7X0.7D0.7Q0.7BB1BUSBOX8D0.3M14_bit_wotsitD0.3M24_bit_wotsit 圖8-75 總線的拆分 v綜上所述，牢記以下兩點：一是基準對齊原則，除非是總線標號在一個總線結(jié)點處被合并；二是僅在簡單設計中使用沒有范圍的總線終端標號，沒有標號的總線終端或模塊端口將采用0基準。v8.6.2 網(wǎng)絡表的生成網(wǎng)絡表的生成v選擇【Tools】【Netlist Complier】菜單項可以彈出一個對話框，如圖8-76所示。在該對話框中可設置要生成的網(wǎng)絡表的輸出形式、模式、范圍、深度及格

14、式。大多數(shù)情況，缺省設置就可以了。單擊“OK”，就會為設計中的所有頁生成一個平面的物理連接的網(wǎng)絡表，如圖8-77所示。圖8-76 Netlist Complier對話框 圖8-77 Netlist網(wǎng)絡表v圖8-76中各種控制功能介紹如下。vOutput：此項為網(wǎng)絡表輸出形式選擇項。如圖8-76選中“Viewer”選項時，輸出網(wǎng)絡表如圖8-77所示，可以進一步單擊“Save As”將其保存為“.TXT”文本文件；如果選中“File(s)”項，并且“Format”項選中“SDF”時，則可以輸出一個“.SDF”格式文件。vMode：此項為網(wǎng)絡表輸出模式選擇項，包括物理網(wǎng)絡和邏輯網(wǎng)絡兩種模式。邏輯網(wǎng)絡

15、包括引腳名，而物理網(wǎng)絡包括引腳號。主要有用的是物理網(wǎng)絡，像復合元件(如7400)的各個子件在外觀上被組合到一起(例如作為U1)，而在邏輯網(wǎng)絡表中它們?nèi)苑蛛x體現(xiàn)，如U1：A、U1：B、U1：C、U1：D。邏輯網(wǎng)絡表主要用于仿真，而物理網(wǎng)絡表用于PCB設計。傳輸模式在ISIS中僅用于專業(yè)應用中，有專門的文檔說明。vScope：此項為范圍選擇項，生成網(wǎng)絡表的缺省范圍是整個設計，即“Whole Design”選項。而“Current Sheet”選項僅生成當前已加載頁面的網(wǎng)絡表，這通常用于想要從子頁中提取網(wǎng)絡表的情況，例如要做一個“子卡”，在ARES中進行布線時這個子卡要單獨設計，但它仍然是整個設計的

16、一部分，仍然需要仿真。vDepth：此項為網(wǎng)絡表輸出深度選擇項。Depth的缺省模式是“Flatten”，這時，帶子頁的對象將被它們的實現(xiàn)電路所替代。如果沒有選中“Flatten”選項，這種替代就不會發(fā)生，而且這種帶子頁的對象會出現(xiàn)在元件列表和網(wǎng)絡表中。vFormat：此選項是和“Output”選項配合使用的，當“Output”選項選中“File(s)”之后，ISIS可以生成許多種格式的網(wǎng)絡表。SDF是“Labcenter”的格式，其他格式則用于和第三方軟件的接口，所以該選項一般選為“SDF”。v當生成網(wǎng)絡表時，可能發(fā)生各種錯誤，最常見的就是兩個元件重名。不論發(fā)生什么樣的錯誤，都會彈出一個文本

17、來顯示它，用戶可以根據(jù)提示進行修改。8.7 電氣規(guī)則檢查電氣規(guī)則檢查v對設計完成之后的電路仍舊需要進行電氣規(guī)則的檢查，具體操作是先選擇【Tools】【Electrical Rule Check】菜單項，出現(xiàn)電氣規(guī)則檢查報告，如圖8-78所示。在此報告中提示網(wǎng)絡表已經(jīng)生成，沒有發(fā)現(xiàn)電氣錯誤，用戶可以進行下一步操作。圖8-78 電氣規(guī)則檢查報告8.8 元元 件件 報報 表表v原理圖設計完成之后可以將其存盤保存，同時，也可以生成相關報表文件。具體操作如下。v選擇【Tools】【Bill of Materials】菜單項，出現(xiàn)如圖8-79所示下拉列表，有四種形式的報表文件可供選擇，可根據(jù)需要分別生成如圖8-80圖8