1、周立功Actel產(chǎn)品線 ProASIC3內(nèi)部架構(gòu)介紹目 錄I/O結(jié)構(gòu)存儲(chǔ)器資源 時(shí)鐘資源 內(nèi)核介紹 整體概述 加密設(shè)置目 錄I/O結(jié)構(gòu)存儲(chǔ)器資源 時(shí)鐘資源 內(nèi)核介紹 整體概述 加密設(shè)置ProASIC3內(nèi)核介紹ProASIC系列ProASICPLUSProASICProASIC3ProASIC3EProASIC3內(nèi)核介紹芯片的命名規(guī)那么 A3P250 - 1 PQ G 208 I器件的類型速度級(jí)別封裝類型溫度級(jí)別無(wú)鉛封裝，空白表有鉛封裝引腳數(shù)速度級(jí)別空白 = 標(biāo)準(zhǔn)速度1 = 比標(biāo)準(zhǔn)速度快15%2 = 比標(biāo)準(zhǔn)速度快25%3 = 比標(biāo)準(zhǔn)速度快35%F = 比標(biāo)準(zhǔn)速度慢20%P = 比標(biāo)準(zhǔn)速度快30%

2、溫度級(jí)別C或空白 = 商業(yè)級(jí)I = 工業(yè)級(jí)A = 汽車級(jí)M = 軍工級(jí)ProASIC3/E系列A3P015A3P030A3P060A3P125A3P250A3P400A3P600A3P1000A3PE600 A3PE1500A3PE3000 M1A3P250M1A3P600M7/MA3P1000M1A3PE1500M1A3PE3000系統(tǒng)門密度15K30 K60 K125 K250 K400 K600 K1M600K1.5M3 MVersaTile3847681,5363,0726,1449,21613,82424,57613,82438,40075,264 RAM容量（1024bits）-1

3、8363654108144108270504FlahROM (bits)1k1k1k1k1k1k1k1k1k1k1k(AES)ISPNoNoYesYesYesYesYesYesYesYesYesPLL-111111666全局網(wǎng)絡(luò)數(shù)66181818181818181818I/OBanks22224444888I/O電平標(biāo)準(zhǔn)Std &Hot SwapStd &Hot SwapStd,+Std,+Std,+/LVDSStd,+/LVDSStd,+/LVDSStd,+/LVDSProProPro溫度等級(jí)C,IC,IC,I,TC,I,TC,I,TC,IC,IC,I,TC,IC,IC,I用于重要信息的存儲(chǔ)

4、和設(shè)置6條全局網(wǎng)絡(luò)，12條象限全局網(wǎng)絡(luò)ProASIC3內(nèi)核介紹選型表ProASIC3內(nèi)核介紹Flash開(kāi)關(guān)特性Flash開(kāi)關(guān)SRAM開(kāi)關(guān)一個(gè)開(kāi)關(guān)只需要兩個(gè)晶體管組成，而SRAM架構(gòu)需要46個(gè)晶體管；功耗低，與SRAM工藝相比具有更小阻抗和容性負(fù)載；可重復(fù)編程且非易失。ProASIC3內(nèi)核介紹Flash FPGA優(yōu)勢(shì)在系統(tǒng)編程非易失非常低的功耗上電即可運(yùn)行FlashLock、AES加密固件錯(cuò)誤免疫低系統(tǒng)成本 Flash FPGA目 錄I/O結(jié)構(gòu)存儲(chǔ)器資源 時(shí)鐘資源 內(nèi)核介紹 整體概述 加密設(shè)置CCCCCCCCCCCCCCCCCCRAMRAMISP AES解密FlashROM電荷汞RAMRAMRA

5、MRAMRAMRAMI/O Bank0I/O Bank3I/O Bank4I/O Bank2I/O Bank1I/O BankA3P030A3P125：2； A3P250A3P1000: 4支持多種電壓的輸入和不同I/O電平標(biāo)準(zhǔn)SRAM和FIFOSRAM的最大容量達(dá)到504Kbit;每個(gè)SRAM模塊都含有一個(gè)FIFO控制器，配置成同步FIFOProASIC3內(nèi)核介紹結(jié)構(gòu)特點(diǎn)FlashROM含有1Kbits片內(nèi)用戶可訪問(wèn)的非易失FlashROM時(shí)鐘資源CCC南北兩側(cè)的CCC是不帶有PLL的，只有東西兩側(cè)的CCC含有PLLProASIC3內(nèi)核介紹邏輯單元VersaTileFPGA最小可操作單元 S

6、RAM架構(gòu)的FPGA：一般由一個(gè)D觸發(fā)器和一個(gè)查找表組成；查找表用于實(shí)現(xiàn)組合邏輯；D觸發(fā)器實(shí)現(xiàn)時(shí)序邏輯；查找表和觸發(fā)器是硬線連接不能分開(kāi)使用。ProASIC3內(nèi)核介紹邏輯單元VersaTileFPGA最小可操作單元 SRAM架構(gòu)的FPGA：一般由一個(gè)D觸發(fā)器和一個(gè)查找表組成； Flash架構(gòu)的FPGA：內(nèi)部結(jié)構(gòu)不固定，可根據(jù)編程開(kāi)關(guān)來(lái)改變；DFFY帶清零或置位 D觸發(fā)器DFFY帶清零和使能D觸發(fā)器LUT-3 三輸入查找表LatchY 帶清零或置位的鎖存器邏輯單元VersaTile 當(dāng)邏輯單元VersaTile用作帶使能端的D觸發(fā)器，置位或者清零信號(hào)只能通過(guò)全局網(wǎng)絡(luò)來(lái)驅(qū)動(dòng)。Warning: CM

7、P503: Remapped 612 enable flip-flop(s) to a 2-tile implementation because the CLR/PRE pin on the enable flip-flop is not being driven by a global net. 普通網(wǎng)絡(luò)ProASIC3內(nèi)核介紹邏輯單元VersaTileProASIC3內(nèi)核介紹四種布線資源 Actel有七層布線結(jié)構(gòu)，下面3層為金屬走線，上面4層才是布線資源。高速的超長(zhǎng)線資源有效長(zhǎng)線資源 超快速的局部連線資源高新能全局網(wǎng)絡(luò)四種布線資源 輸入線 用于相連邏輯單元的互連，允許每個(gè)VersaTil

8、e的輸出與8個(gè)相鄰VersaTile的輸入直接相連，速度非?？?。高速的超長(zhǎng)線資源有效長(zhǎng)線資源 超快速的局部連線資源高新能全局網(wǎng)絡(luò)四種布線資源超快局部連線ProASIC3內(nèi)核介紹四種布線資源ProASIC3內(nèi)核介紹四種布線資源 提供較遠(yuǎn)距離和較高扇出的布線方案，這些布線資源可以跨越1個(gè)、2個(gè)或4個(gè)VersaTile，沿垂直和水平方向走線。高速的超長(zhǎng)線資源有效長(zhǎng)線資源 超快速的局部連線資源高新能全局網(wǎng)絡(luò)四種布線資源跨越1個(gè)VersaTile跨越2個(gè)VersaTile跨越4個(gè)VersaTileProASIC3內(nèi)核介紹 以最小的延時(shí)跨越整個(gè)器件，垂直方向可以跨越正負(fù)12個(gè)VersaTile，水平方向上

9、可以跨越正負(fù)16個(gè)VersaTile。高速的超長(zhǎng)線資源有效長(zhǎng)線資源 超快速的局部連線資源高新能全局網(wǎng)絡(luò)四種布線資源 四種布線資源ProASIC3內(nèi)核介紹 應(yīng)用于需要低偏斜、低延時(shí)、低抖動(dòng)、高扇出的網(wǎng)點(diǎn)。全局網(wǎng)絡(luò)分為片上全局網(wǎng)絡(luò)和象限全局網(wǎng)絡(luò)。高速的超長(zhǎng)線資源有效長(zhǎng)線資源 超快速的局部連線資源高性能全局網(wǎng)絡(luò)四種布線資源6條片上全局網(wǎng)絡(luò)12條象限全局網(wǎng)絡(luò)四種布線資源目 錄I/O結(jié)構(gòu)存儲(chǔ)器資源 時(shí)鐘資源 內(nèi)核介紹 整體概述 加密設(shè)置ProASIC3內(nèi)核介紹時(shí)鐘調(diào)整電路CCC簡(jiǎn)單CCC帶PLL的CCC實(shí)現(xiàn)簡(jiǎn)單延時(shí)、移相和連接全局網(wǎng)絡(luò)簡(jiǎn)單CCC功能+(分頻、倍頻) 時(shí)鐘調(diào)整電路用于對(duì)時(shí)鐘信號(hào)的調(diào)整，可以

10、實(shí)現(xiàn)對(duì)輸入信號(hào)的分頻、倍頻、移相和延時(shí)等操作，主要應(yīng)用于高速、多時(shí)鐘、高性能場(chǎng)合。ProASIC3內(nèi)核介紹時(shí)鐘調(diào)整電路CCC靜態(tài)PLL靜態(tài)PLL組成PLL模塊；3個(gè)相位選擇器；6個(gè)可編程延時(shí)和一個(gè)固定延時(shí)模塊；5個(gè)可編程的分頻器PLL的輸入頻率范圍：1.5MHz350MHz, 輸出頻率范圍： 0.75MHz350MHzProASIC3內(nèi)核介紹時(shí)鐘調(diào)整電路CCCCCC輸入 專用的全局I/O管腳作為輸入 外部的任意I/O作為輸入 內(nèi)部的邏輯作為輸入 每個(gè)CCC管轄的全局管腳有9個(gè)；3個(gè)全局I/O3個(gè)全局I/O3個(gè)全局I/OCCC功能模塊ProASIC3內(nèi)核介紹時(shí)鐘調(diào)整電路CCCCCC輸入 專用的全

11、局I/O管腳作為輸入 外部的任意I/O作為輸入 內(nèi)部的邏輯作為輸入 每個(gè)CCC管轄的全局管腳有9個(gè)；外部的任意I/O通過(guò)PLLINT連接到(CLKA、CLKB或CLKC)需要通過(guò)PLLINT宏輸入到CCC3個(gè)全局I/O3個(gè)全局I/O3個(gè)全局I/OCCC功能模塊ProASIC3內(nèi)核介紹時(shí)鐘調(diào)整電路CCC帶PLL的CCC 位于ProASIC3的西側(cè)有一個(gè)PLL，對(duì)于帶有PLL的CCC是完全可配置的。一般常用的兩種方法是： 靜態(tài)方式配置動(dòng)態(tài)方式配置通過(guò)軟件生成配置數(shù)據(jù)，而后下載到器件對(duì)CCC進(jìn)行配置生成帶有PLL的CCC模塊時(shí)留有配置的接口 MODE等于1，靜態(tài)方式 MODE等于0，動(dòng)態(tài)配置ProA

12、SIC3內(nèi)核介紹全局網(wǎng)絡(luò)管理PDC文件約束 把普通的網(wǎng)絡(luò)提升到全局網(wǎng)絡(luò) assign_global_clock -net netname 在Designer中進(jìn)行編譯CLKINT會(huì)自動(dòng)被參加 提升一個(gè)網(wǎng)絡(luò)到象限全局 assign_quadrant_clock net netname quadrantUR|UL|LR|LL 如果被提升的網(wǎng)絡(luò)為普通網(wǎng)絡(luò)那么他會(huì)通過(guò)CLKINT橋接到象限全局上 把全局網(wǎng)絡(luò)變?yōu)槠胀ǖ木W(wǎng)絡(luò) unassign_global_clock net netname 注意：假設(shè)我們想把某一個(gè)端口連接的網(wǎng)絡(luò)進(jìn)行約束，這個(gè)端口的名字要取綜合后的它所對(duì)應(yīng)的名字 目 錄I/O結(jié)構(gòu)存儲(chǔ)器資

13、源 時(shí)鐘資源 內(nèi)核介紹 整體概述 加密設(shè)置ProASIC3內(nèi)核介紹SRAM和FIFOSRAM內(nèi)部架構(gòu)每個(gè)SRAM內(nèi)部都帶有硬件的FIFO控制器SRAM的工作頻率最大可以達(dá)到350MHzSRAM的存儲(chǔ)量最大為504kbit具有獨(dú)立的讀寫(xiě)引腳，讀寫(xiě)數(shù)據(jù)的參數(shù)可以通過(guò)SmartGen手動(dòng)配置ProASIC3內(nèi)核介紹SRAM和FIFO使用RAM4K9的RAM塊，可以配置成5129、1k4、2k2或4k1位模式 兩個(gè)端口都能進(jìn)行讀寫(xiě)操作，或同為讀，或同為寫(xiě)，或一個(gè)讀一個(gè)寫(xiě) 雙端口RAMSRAM 2個(gè)端口讀和兩個(gè)端口寫(xiě)的 ;一個(gè)端口讀一個(gè)端口寫(xiě)的 ;雙端口RAM雙端口RAM兩端口RAMProASIC3內(nèi)核

14、介紹SRAM和FIFOSRAM 2個(gè)端口讀和兩個(gè)端口寫(xiě)的 ;一個(gè)端口讀一個(gè)端口寫(xiě)的 ;使用RAM51218的RAM塊，可以配置成1k4、2k2、4k1、5129和25618位模式 獨(dú)立的讀和寫(xiě)端口 兩端口RAM雙端口RAM雙端口RAM兩端口RAMProASIC3內(nèi)核介紹SRAM的讀寫(xiě)時(shí)序圖上升沿鎖定數(shù)據(jù)和地址SRAM寫(xiě)時(shí)序ProASIC3內(nèi)核介紹SRAM的讀寫(xiě)時(shí)序圖 在同一周期內(nèi)上升沿讀進(jìn)地址，下降沿延遲一段時(shí)間輸 出數(shù)據(jù)SRAM讀時(shí)序(非流水線)ProASIC3內(nèi)核介紹SRAM的讀寫(xiě)時(shí)序圖 流水線在地址被讀進(jìn)以后要延長(zhǎng)一個(gè)周期加一段延遲后輸出數(shù)據(jù)SRAM讀時(shí)序(流水線)ProASIC3內(nèi)核介

15、紹SRAM和FIFOSRAM總結(jié) 在使用雙端口RAM的時(shí)候，要防止同一時(shí)刻兩個(gè) 端口同時(shí)對(duì)同一地址進(jìn)行寫(xiě)操作 例化RAM的時(shí)，假設(shè)讀/寫(xiě)端口的位寬設(shè)置為9位，那么寫(xiě)/讀端口的位寬不能設(shè)置為1、2、4 在例化RAM的時(shí)候，復(fù)位信號(hào)不能復(fù)位RAM內(nèi)部的數(shù)據(jù)，只能復(fù)位RAM的輸出數(shù)據(jù)ProASIC3內(nèi)核介紹FIFO 是指先進(jìn)先出的一種數(shù)據(jù)隊(duì)列，在ProASIC3中主要通過(guò)RAM塊加一個(gè)FIFO控制器來(lái)實(shí)現(xiàn)。 FIFOFIFO控制器SRAM嵌入式同步FIFO不占用邏輯資源和內(nèi)部的RAM一起使用帶存儲(chǔ)單元同步FIFO軟控制器FIFO：占用邏輯資源使用內(nèi)部的RAM軟FIFO控制器不帶存儲(chǔ)單元的FIFO軟控

16、制器FIFO：占用邏輯資源不帶有存儲(chǔ)單元外部SRAM不帶存儲(chǔ)器的FIFO 常用在要求FIFO的存儲(chǔ)深度很大的情況嵌入式同步FIFO常 用在FIFO的讀寫(xiě)位寬相同且深度不是太深的情況 帶存儲(chǔ)單元同步FIFO 常用在讀寫(xiě)位寬不同 且深度不是很深的情況對(duì)比ProASIC3內(nèi)核介紹FIFO FIFO寫(xiě)數(shù)據(jù)流程FULL=1，AFULL=1 FULL=0，AFULL=1 FULL=0，AFULL=0 0 x020 x030 x040 x060 x050 x070 x000 x01WCLKDATAQ將滿標(biāo)志設(shè)定值ProASIC3內(nèi)核介紹FIFO FIFO讀數(shù)據(jù)流程DATAQ將空標(biāo)志設(shè)定值0 x000 x05

17、0 x010 x020 x030 x04WCLKProASIC3內(nèi)核介紹FIFO FIFO讀數(shù)據(jù)流程EMPTY=1，AEMPTY=1 EMPTY=0，AEMPTY=1 EMPTY=0，AEMPTY=0 DATAQ將空標(biāo)志設(shè)定值0 x000 x050 x010 x020 x030 x04WCLKProASIC3內(nèi)核介紹FlashROMProASIC3/EFPGA CoreArrayFROMFROM和內(nèi)核可以進(jìn)行分開(kāi)獨(dú)立編程；FROM主要應(yīng)用于平安密鑰的存儲(chǔ)、IP地址記錄等功能；ProASIC3內(nèi)核介紹FlashROMFlashROM ProASIC3內(nèi)部有用戶可用的、非易失的FlashROM存儲(chǔ)

18、器，大小為1Kbit。分為8頁(yè)，每頁(yè)16字節(jié)；JTAG可以對(duì)FROM進(jìn)行讀寫(xiě)；內(nèi)核只能對(duì)其讀操作 FlashROM在進(jìn)行重新編程時(shí)只能對(duì)一頁(yè)進(jìn)行重新編程ProASIC3內(nèi)核介紹FPGA內(nèi)核讀取FROM內(nèi)核地址：111 00001110000輸出8位數(shù)據(jù)到內(nèi)核頁(yè)中字節(jié)地址3位頁(yè)地址ProASIC3內(nèi)核介紹FROM的讀取時(shí)序FROM讀寫(xiě)時(shí)序非常的簡(jiǎn)單，只需要提供時(shí)鐘和地址 同步時(shí)鐘的上升沿讀取地址 在時(shí)鐘的下降沿時(shí)輸出數(shù)據(jù) 支持同步讀取，最大支持頻率為15MHz目 錄I/O結(jié)構(gòu)存儲(chǔ)器資源 時(shí)鐘資源 內(nèi)核介紹 整體概述 加密設(shè)置ProASIC3內(nèi)核介紹I/O結(jié)構(gòu)I/O模塊 I/O緩沖器 ：實(shí)現(xiàn)不同的

19、電平標(biāo)準(zhǔn)、設(shè)置驅(qū)動(dòng)能力、延時(shí)等 I/O寄存器：實(shí)現(xiàn)可靠的輸入/輸出信號(hào)和特殊的傳輸模式 I/O緩沖器I/O緩沖器實(shí)現(xiàn)多種電平標(biāo)準(zhǔn)單端I/O差分I/O；、；LVDS,BLVDS,MLVDS, LVPECLProASIC3內(nèi)核介紹I/O結(jié)構(gòu)I/O模塊 I/O緩沖器 ：實(shí)現(xiàn)不同的電平標(biāo)準(zhǔn)、設(shè)置驅(qū)動(dòng)能力、延時(shí)等 I/O寄存器：實(shí)現(xiàn)可靠的輸入/輸出信號(hào)和特殊的傳輸模式例：DDR輸入模式單時(shí)鐘周期完成2個(gè)數(shù)據(jù)的傳輸ProASIC3內(nèi)核介紹I/O結(jié)構(gòu)差分I/O 在A3P250及以上器件支持LVDS、LVPECL差分標(biāo)準(zhǔn)，從LVDS延伸出總線LVDS(BLVDS) 和多點(diǎn)LVDS(MLVDS)。 LVDS是個(gè)

20、高速差分I/O,需要2根信號(hào)線來(lái)傳輸數(shù)據(jù)位，通過(guò)比較這2根信 號(hào)線的電平上下來(lái)決定輸出的信號(hào)為1還是0。輸入端的輸入阻抗非常高，大部分電流流過(guò)電阻當(dāng)流過(guò)電阻的電流方向發(fā)生變化形成“0”和“1”狀態(tài)ProASIC3內(nèi)核介紹I/O結(jié)構(gòu)差分I/O 在A3P250及以上器件支持LVDS、LVPECL差分標(biāo)準(zhǔn)，從LVDS延伸出總線LVDS(BLVDS) 和多點(diǎn)LVDS(MLVDS)。 LVDS是個(gè)高速差分I/O,需要2根信號(hào)線來(lái)傳輸數(shù)據(jù)位，通過(guò)比較這2根信 號(hào)線的電平上下來(lái)決定輸出的信號(hào)為1還是0。 LVPECL也需要2根信號(hào)線來(lái)傳輸數(shù)據(jù)，與LVDS的區(qū)別是： LVDS的I/O Bank參考電壓為2.5

21、V,而LVPECL為； 終端匹配電阻不相同；ProASIC3內(nèi)核介紹5V輸入輸出5V輸入容限 大多數(shù)FPGA 的I/O都是，無(wú)法承受5V的輸入，Actel的FPGA也不例外。除了用電壓轉(zhuǎn)換芯片外，這里推薦兩種解決方式。 分壓電阻網(wǎng)絡(luò) 齊納二極管分壓 一般建議用在低速的場(chǎng)合，速度隨著電阻值的遞減而遞增。 一般用在中等速度的場(chǎng)合ProASIC3內(nèi)核介紹5V輸入輸出5V輸出容限 ProASIC3必須設(shè)置成3.3V LVTTL或3.3V LVCMOS才能可靠的驅(qū)動(dòng)5V TTL接收器。 在和3.3V LVCMOS模式下：VOL VOH = 2.4V 在5V TTL接收器模式下：VIL VIH = 2.0V驅(qū)動(dòng)5V時(shí)能夠識(shí)別電平“0和“1ProASIC3內(nèi)核介紹I/O命名規(guī)那么 Actel使用一個(gè)命名機(jī)制來(lái)指示I/O的詳細(xì)信息，用于指明該I/O屬于哪個(gè)I/O組、差分I/O的配對(duì)情況和管腳情況等信息。 I/O名稱 = G m n /IO u x w B y G A B0 /IO 02 R S B1全局管腳全局引腳位置：西北角全局引腳：與B1、B2同時(shí)只有1個(gè)上全局組中I/O編號(hào)，從西北角開(kāi)始編號(hào)標(biāo)準(zhǔn)單端I/O表示單端Bank1