1、現(xiàn)在常用的電平標準有 TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485 等, 還有一些速度比較高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面簡單介紹一下各自的供電電源、電平標準以及使用注意事項。TTL ： Transistor-Transistor Logic 三極管結構。Vcc： 5V; VOH=2.4V ; VOL=2V ; VIL=2.4V ; VOL=2V ; VIL=2.0V ; VOL=1.7V ; VIL=4.45V ; VOL=3.5V ; VIL=3.2V ; VOL=2.0V ; VIL=2V ; VOL

2、=1.7V ; VIL=1.1V ; VOL=0.85V ; VIL=1.4V ; VOL=1.2V ; VIL=0.8VHSTL是主要用于 QDR存儲器的一種電平標準：一般有 VCCIO=1.8V 和VCCIO= 1.5V 。和上面的GTL相似，輸入為輸入為比較器結構，比較器一端接參考電平（VCCIO/2）,另一端接輸入信號。對參考電平要求比較高（1%精度）。SSTL主要用于 DDR存儲器。和HSTL基本相同。VCCIO=2.5V ,輸入為輸入為比較器結構，比 較器一端接參考電平1.25V,另一端接輸入信號。對參考電平要求比較高（1%精度）。HSTL和SSTL大多用在 300M以下。RS23

3、2和RS485基本和大家比較熟了 ,只簡單提一下：RS232采用由2-15V供電，我們電腦后面的串口即為 RS232標準。+12V表示0,-12V表示1?？梢杂肕AX3232 等專用芯片轉換，也可以用兩個三極管加一些外圍電路進行反相和電壓匹配。RS485是一種差分結構，相對 RS232有更高的抗干擾能力。傳輸距離可以達到上千米。H1幾種常用邏輯電平電路的特點及應用/H1發(fā)布：2007-7-26 00:55 作者：華南農(nóng)業(yè)大學代芬 漆海霞 俞龍|來源：單片機及嵌入式系統(tǒng)應用|查看:4次D引言在通用的電子器件設備中，TTL和CMOS電路的應用非常廣泛。但是面對現(xiàn)在系統(tǒng)日益復雜，傳輸?shù)?數(shù)據(jù)量越來越

4、大，實時性要求越來越高，傳輸距離越來越長的發(fā)展趨勢，掌握高速數(shù)據(jù)傳輸?shù)倪壿嬰娖街?識和設計能力就顯得更加迫切了。1幾種常用高速邏輯電平1.1LVDS 電平LVDS （Low Voltage Differential Signal ）即低電壓差分信號，LVDS 接口又稱 RS644 總線接口，是 20世紀90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術。LVDS的典型工作原理如圖1所示。最基本的LVDS器件就是LVDS驅動器和接收器。LVDS的驅動 器由驅動差分線對的電流源組成，電流通常為3.5 mA。LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的大部分電流都流過 100 Q的匹配電阻，并在接收器的輸

5、入端產(chǎn)生大約350 mV的電壓。當驅動器翻轉時，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯 “1和邏輯0狀態(tài)。的1 Liras畫事與接取器互連示意LVDS技術在兩個標準中被定義： ANSI/TIA/EIA644 （1995 年11月通過）和IEEE P1596.3 （1996年3月通過）。 這兩個標準中都著重定義了 LVDS的電特性，包括：低擺幅（約為350 mV）。低電流驅動模式意味著可實現(xiàn)高速傳輸。ANSI/TIA/EIA644 建議了 655 Mb/s的最大速率和1.923 Gb/s的無失真通道上的理論極限速率。低壓擺幅。恒流源電流驅動，把輸出電流限制到約為3.5 mA左右，使跳變期間

6、的尖峰干擾最小，因而產(chǎn)生的功耗非常小。這允許集成電路密度的進一步提高，即提高了 PCB板的效能，減少了成本。具有相對較慢的邊緣速率（dV/dt約為0.300 V/0.3 ns,即為1 V/ns），同時采用差分傳輸形式， 使其信號噪聲和EMI都大為減少，同時也具有較強的抗干擾能力。所以，LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。LVDS的應用模式可以有四種形式：單向點對點（point島p）iTiL）,這是典型的應用模式。 雙向點又t點（point島 即畝L）,能通過一對雙絞線實現(xiàn)雙向的半雙工通信?？梢杂蓸藴实?LVDS的驅 動器和接收器構成；但更好的辦法是采用總線LVDS驅動器，即B

7、LVDS,這是為總線兩端都接負載而設計的。多分支形式（multidrop）,即一個驅動器連接多個接收器。當有相同的數(shù)據(jù)要傳給多個負載時，可以采用這種應用形式。多點結構（multipoint ）。此時多點總線支持多個驅動器，也可以采用BLVDS驅動器。它可以提供雙向的半雙工通信，但是在任一時刻，只能有一個驅動器工作。因而發(fā)送的優(yōu)先權和總線的仲裁協(xié)議都需要依據(jù)不同的應用場合，選用不同的軟件協(xié)議和硬件方案。為了支持LVDS的多點應用，即多分支結構和多點結構，2001年新推出的多點低壓差分信號 （MLVDS） 國際標準ANSI/TIA/EIA 8992001 ,規(guī)定了用于多分支結構和多點結構的MLVD

8、S器件的標準，目前已有一些MLVDS器件面世。LVDS技術的應用領域也日漸普遍。在高速系統(tǒng)內(nèi)部、系統(tǒng)背板互連和電纜傳輸應用中，驅動器、接 收器、收發(fā)器、并串轉換器/串并轉換器以及其他 LVDS器件的應用正日益廣泛。接口芯片供應商正推進LVDS作為下一代基礎設施的基本構造模塊，以支持手機基站、中心局交換設備以及網(wǎng)絡主機和計算機、 工作站之間的互連。1.2ECL電平ECL(EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出接口電路，如圖 2所示。ECL電路的最大特點是其基本門電路工作在非飽和狀態(tài)，因此ECL又稱為非飽和性邏輯。也正因為如此，ECL電路的最大優(yōu)

9、點是具有相當高的速度。這種電路的平均延遲時間可達幾個ns數(shù)量級甚至更少。傳統(tǒng)的ECL 以 VCC 為零電壓，VEE 為-5.2 V 電源，VOH=VCC-0.9 V=-0.9 V , VOL=VCC-1.7 V=-1.7 V ,所以 ECL 電路的邏輯擺幅較小(僅約 0.8 V)。當電路從一種狀態(tài)過渡到另一種狀態(tài)時，對寄生電容的充放電時間將 減少，這也是ECL電路具有高開關速度的重要原因。 另外，ECL電路是由一個差分對管和一對射隨器組成 的，所以輸入阻抗大，輸出阻抗小，驅動能力強，信號檢測能力高，差分輸出，抗共模干擾能力強；但是 由于單元門的開關管對是輪流導通的，對整個電路來講沒有截止”狀態(tài)

10、，所以電路的功耗較大。如果省掉ECL電路中的負電源，采用正電源的系統(tǒng)(+5 V),可將VCC接到正電源而 VEE接到零點。這樣的電平通常被稱為 PECL (Positive Emitter Coupled Logic )。如果采用+3.3 V供電，貝U稱為 LVPECL。 當然，此時高低電平的定義也是不同的。它的電路如圖3、4所示。其中，輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在。這樣有利于提高開關速度，而且標準的輸出負載是接50Q至VCC-2 V的電平上。在使用PECL電路時要注意加電源去耦電路，以免受噪聲的干擾。輸出采用交流耦合還是直流耦合， 對負載網(wǎng)絡的形式將會提出不同的需求。直流耦合

11、的接口電路有兩種工作模式：其一，對應于近距離傳送 的情況，采用發(fā)送端加到地偏置電阻，接收端加端接電阻模式；其二，對應于較遠距離傳送的情況，采用 接收端通過電阻對提供截止電平VTT和50 Q的匹配負載的模式。以上都有標準的工作模式可供參考，不必贅述。對于交流耦合的接口電路，也有一種標準工作模式，即發(fā)送端加到地偏置電阻，耦合電容靠近發(fā) 送端放置，接收端通過電阻對提供共模電平VBB和50 Q的匹配負載的模式。(P)ECL是高速領域內(nèi)一種十分重要的邏輯電路，它的優(yōu)良特性使它廣泛應用于高速計算機、高速計數(shù) 器、數(shù)字通信系統(tǒng)、雷達、測量儀器和頻率合成器等方面。1.3CML電平CML電平是所有高速數(shù)據(jù)接口中

12、最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。它的輸出結構如圖5所示。CML接口典型的輸出電路是一個差分對形式。該差分對的集電極電阻為50 Q,輸出信號的高低電平切換是靠共發(fā)射極差分對的開關控制的。差分對的發(fā)射極到地的恒流源典型值為16 mA。假定CML的輸出負載為一個50 Q上拉電阻，則單端CML輸出信號的擺幅為 VCCVCC-0.4 V。在這種情況下，差分輸出 信號擺幅為800 mV。信號擺幅較小，所以功耗很低， CML接口電平功耗低于 ECL的1/2,而且它的差分 信號接口和 ECL、LVDS電平具有類似的特點。CML至I CML之間的連接分兩種情況：當收發(fā)兩

13、端的器件使用相同的電源時，CML至I CML可以采用直流耦合方式，不用加任何器件；當收發(fā)兩端器件采用不同電源時，一般要考慮交流耦合，中間加耦合電容（注意這時選用的耦合電容要足夠大，以避免在較長連0或連1情況出現(xiàn)時，接收端差分電壓變?。?。國空賞葡出站梅（34FEC國人結構_OJJJ但它也有些不足，即由于自身驅動能力有限，CML更適于芯片間較短距離的連接，而且 CML接口實現(xiàn)方式不同用戶間差異較大，所以現(xiàn)有器件提供CML接口的數(shù)目還不是非常多。2各種邏輯電平之間的比較和互連轉化各種邏輯電平之間的比較1所列這幾種高速邏輯電平在目前都有應用，但它們在總線結構、功率消耗、傳輸速率、耦合方式等方面都各有特

14、點。為了便于應用比較，現(xiàn)歸納以上三類電平各方面的特點，如表A 1腫置川血*匕抬. 前可門 書那里 手卡慮用前期KLFk傳鞘4 11 h 1tn iIk 1 iU曲。工ortn 4 AIjC ：t kC各種邏輯電平之間的互連這三類電平在互連時，首先要考慮的就是它們的電平大小和電平擺幅各不一樣，必須使輸出電平經(jīng)過6所示中間的電阻轉換網(wǎng)絡后落在輸入電平的有效范圍內(nèi)。各種電平的擺幅比較如圖圖E各種高速電平的偏置擺幅比較其次，電阻網(wǎng)絡要考慮到匹配問題。例如我們知道，當負載是 50 Q接至I VCC-2 V時，LVPECL的輸出性 能是最優(yōu)的，因此考慮的電阻網(wǎng)絡應該與最優(yōu)負載等效；LVDS的輸入差分阻抗為

15、100 Q,或者每個單端到虛擬地為50 Q,該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等，電阻值的選取還必須根據(jù)直流或交流耦合的不同情況作不同的選取。另外，電阻網(wǎng)絡還必須與傳輸線匹配。另一個問題是電阻網(wǎng)絡需要在功耗和速度方面折中考慮：既允許電路在較高的速度下工作，又盡量不 出現(xiàn)功耗過大。下面以圖7所示的LVPECL到LVDS的直流耦合連接為例，來說明以上所討論的原則傳輸線阻抗匹配原則:Z R1/(R2+R3)根據(jù)LVPCEL輸出最優(yōu)性能:K二十NRi十用十K i降低LVPECL擺幅以適應LVDS的輸入范圍：Gain=R3/(R2+R3)根據(jù)實際情況，選擇滿足以上約束條件的

16、電阻值，例如當傳輸線特征阻抗為50 Q時，可取R1=120 Q,R2=58 Q, R3=20 F即能完成互連。由于LVDS通常用作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155 Mbps、622 Mbps或1.25 Gbps；而CML常用來做串行數(shù)據(jù)的傳輸， 數(shù)據(jù)速率為2.5 Gbps或10 Gbps。一般情況下，在傳輸系統(tǒng)中沒有 CML和LVDS的互連問題結語本文粗淺地討論了幾種目前應用較多的高速電平技術。復雜高速的通信系統(tǒng)背板，大屏幕平板顯示系 統(tǒng)，海量數(shù)據(jù)的實時傳輸?shù)鹊榷夹枰捎眯赂咚匐娖郊夹g。隨著社會的發(fā)展，新高速電平技術必將得到越 來越廣泛的應用?；旌线壿嬰娖降慕涌诩夹g文章作者：魏雄文章類型：設計

17、應用文章加入時間：2004年5月18日1:36文章出處：電子技術應用HR摘要：介紹了 3.3V和5.0V邏輯電平、RS-232C邏輯電平、LVDS信號的電特性，討論了它們相互間的 接口技術。關鍵詞：接口邏輯電平 電源變換在功耗低、體積小的便攜式設備(蜂窩電話、PDA、筆記本電腦、數(shù)字相機等)的應用需求驅動下，越 來越多的半導體器件采用低電壓設計技術，很多半導體器件制造廠家紛紛推出3 . 3 V和2 . 5 V等一系 列超低功耗集成電路。這樣使很多低電壓邏輯標準得以廣泛應用。在新一代的銀行終端、教育終端等產(chǎn)品 的設計過程中，為了降低成本、保持與終端外設的兼容性，還需要在同一系統(tǒng)中采用許多不同邏輯

18、標準的 器件，因此在同一系統(tǒng)中不可避免地存在不同供電電壓的模塊。如何解決不同的邏輯電平信號間的接口問 題，就成了硬件工程師面臨的關鍵技術。本文結合TFT彩色液晶網(wǎng)絡終端的設計，詳細介紹了幾種邏輯 電平信號的接口特性，并討論了它們之間的接口技術。DC/DC電源變換傳統(tǒng)的線性穩(wěn)壓器，如LM1 1 7系列都要求輸入電壓比輸出電壓高3 V以上，否則不能正常工作，同時 傳統(tǒng)的線性穩(wěn)壓器轉換效率低，發(fā)熱量大，所以LM1 1 7系列已經(jīng)不能滿足低功耗小體積的應用系統(tǒng)的 電源設計要求。電池供電的便攜式設備，對于電源轉換效率和散熱要求更高，所以必須尋求其他的解決方 案。T F T彩色液晶網(wǎng)絡終端主板涉及大量的5

19、 . 0 V和3 . 3 V邏輯信號，必須有5 . 0 V和3 . 3 V兩個 供電模塊。為了與其它系列終端的外置電源兼容，這里采用國家半導體公司的LM 2 5 7 6從1 2 V變換 到5 V,再采用M I C R E L公司的M I C 5 2 0 7(或L i n e a r公司的L T 1 0 8 6)從5 V變換到.3V。LM 2 5 7 6是基于開關電源技術的低電壓輸出單片集成電路，內(nèi)置5 2 kHz的振蕩電路，僅僅需要4 個外圍器件，電源轉換效率高達7 7%,輸出電流最大可達3 A,發(fā)熱量小，電磁輻射小，可靠性高。面對低電壓電源的需求，許多電源芯片公司推出了低壓差線性穩(wěn)壓器LDO

20、 (LowDropout Regulator)。這種電源芯片的壓差可以低至0 .2 V1. 3 V,可以實現(xiàn)5 V轉3. 3 V/2. 5V、3. 3 V轉2. 5V/1. 8 V等要求。生產(chǎn)L DO的公司很多，如A L P HA、LT(Linear Techno 1 ogy )、NI (N ationalsemiconductor )、TI 等。低壓差線性穩(wěn)壓器MI C 5 2 0 7特別適合手持的電池供電設備，它有一個與COMS、TTL電平兼容的使能控 制引腳，便于關斷電源降低功耗，其外圍電路也特別簡單。2各種邏輯電平信號的電特性在T F T彩色液晶網(wǎng)絡終端系統(tǒng)中，中央處理器In tel

21、P X A 2 5 5的I/0端口是3 .3 V的CMO S結構；USB Host控制器S L 8 1 1 H S的I /O端口是3 . 3 V的C MO S結構？熏兼容TTL電平；超級I/O控制器W 8 3 9 7 7 AT F具有5 . OV CMOS和5. OV TTL兩種 I/O端 口。它們的電平特性如表1所示。遵守同一邏輯電平標準的不同器件，端口的電特性可能略有不同，即使 是同一器件，在不同環(huán)境下表現(xiàn)出的電特性也是不同的，所以在設計電路時，一定要具體情況具體分析。表1中，VOH表示輸出高電平的最小值；VOL表示輸出低電平的最大值。表1 V I H表示輸入高電平 的最小值；VI L表示

22、輸入低電平的最大值。表1列出了器件的常見電特性，有些集成電路略有差別。表 1 PXA255、SL811HS 與 W83977ATF I/O 端口的電平特性邏輯標準GNDVCC VOH（最小值）VOL （最大值）VIH（最小值）VIL（最大值）3.3V COMS C.0V3.3VVcc-0.1V(3.2V) 0.4V0.8Vcc(2.64V )0.2Vcc(0.66V)3.3V TTL0.0V3.3V2.4V0.4V2.0V0.8V5.CV CMOS C.0V5.0V3.5V0.4V0.7Vcc(3.5V)0.3Voc(1.5V)5.CV TTL0.0V5.0V2.4V0.4V2.0V0.8V銀

23、行終端需要外接的串口設備多達8個以上，所以解決RS 2 3 2 c串口與3 . 3V和5. 0V邏輯電平接口也是TFT彩色液晶網(wǎng)絡終端系統(tǒng)的一項重要技術（實達電腦公司有些終端的串口是TTL電平）,R S 2 3 2 C標準是美國E I A （電子工業(yè)聯(lián)合會）與8 E L L等公司一起開發(fā)的、于1 9 6 9年公布的 通信協(xié)議，全稱是E IA RS 2 3 2C。它適于數(shù)據(jù)傳輸速率在。20000bps的通信。這個 標準對串行通信接口的有關問題，如信號線功能、電特性都作了明確規(guī)定。由于通信設備廠商都生產(chǎn)與RS 2 3 2 C制式兼容的通信設備，因此，它作為一種標準，目前已在微機通信接口中廣泛采用。

24、R S 2 3 2 C采用負邏輯，規(guī)定十3 V十1 5 V任意電壓表示邏輯0 （或信號有效），3 V15 V任意電壓表示邏輯1 （或信號無效）。目前生產(chǎn)T F T液晶顯示屏的廠家主要有L G. PHILIPS、SAMSUNG、SHARP、NEC 等。這些顯示屏，有的是TTL電平接口，有的是LVDS接口。使用TTL電平接口，其有效距離僅為5 0cm ?鴉如果是3 . 3 V電平，傳輸距離更短。在終端應用中，一般是顯示屏與主機結合為一體，但是 也有顯示屏遠離主機的情況，所以這里簡要介紹一下L V D S信號。目前L V D S技術在傳輸距離上有其 局限性，一般應用在2 0 m以下。L V D S

25、（Low Voltage Di fferential Signaling ）是 種小振幅差分 信號技術，使用非常低的幅度信號（約3 5 0 mV）通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。LV DS在兩個標準中定義：IEEE Pl 5 9 6. 3 （ 1 9 9 6年3月通過），主要面向SCI （Sea lab1 e Cohe rent Interface ）; ANSI/EIA/EIA - 644（1995 年 11 月通過），主要定義了 L VD S的電特性，并建議了 6 5 5 Mbps的最大速率和1 . 8 2 3 G b p s的無失 真媒質上的理論極限速率。在兩個標準中都指定了與

26、物理媒質無關的特性，這意味著只要媒質在指定的噪 聲邊緣和歪斜容忍范圍內(nèi)發(fā)送信號到接收器，接口都能正常工作。圖1為L VD S的原理簡圖，其驅動器由一個恒流源（通常為3 . 5 mA）驅動一對差分信號線組成。在接收端有一個高的直流輸入阻抗（幾乎不會消耗電流），所以幾乎全部的驅動電流將流經(jīng)1 0 0Q的終端電阻在接收器輸入端產(chǎn)生約3 5 0 mV的電壓。當驅動狀態(tài)反轉時，流經(jīng)電阻的電流方向改變，于是在接 收端產(chǎn)生一個有效的 “0 或1 邏輯狀態(tài)。LVDS技術的恒流源模式低擺幅輸出意味著L V D S具有很高的傳輸速度，能較好地抑制共模信號，并 行的差分信號降低了周圍的電磁干擾，CMOS工藝保證了較

27、低的靜態(tài)功耗。另外，由于是低擺幅差分信 號技術，其驅動和接收不依賴于供電電壓，因此，LVDS能比較容易應用于低電壓系統(tǒng)中，如3. 3 V 甚至2. 5 V,保持同樣的信號電平和性能。LVDS也易于匹配終端。無論其傳輸介質是電纜還是PCB走線，都必須與終端匹配，以減少不希望的電磁輻射，提供最佳的信號質量。通常，一個盡可能靠近接 收輸入端的1 0 0 Q終端電阻跨在差分線上即可提供良好的匹配。3 3 . 3 V和5 . 0 V電平信號的轉換在混合電壓系統(tǒng)中，不同電源電壓的邏輯器件互相接口時存在以下幾個問題：第一，加到輸入和輸出引腳上允許的最大電壓限制問題。器件對加到輸入或者輸出腳上的電壓通常是有限

28、 制的。這些引腳有二極管或者分離元件接到Vc c。如果接入的電壓過高，則電流將會通過二極管或者分 離元件流向電源。例如在3 . 3 V器件的輸入端加上5 V的信號，則5 V電源會向3 . 3 V電源充電。持 續(xù)的電流將會損壞二極管和其它電路元件。第二，兩個電源間電流的互串問題。在等待或者掉電方式時，3. 3 V電源降落到0V,大電流將流通到 地，這使得總線上的高電壓被下拉到地， 這些情況將引起數(shù)據(jù)丟失和元件損壞。必須注意的是：不管在3. 3V的工作狀態(tài)還是在0 V的等待狀態(tài)都不允許電流流向V c c o第三，接口輸入轉換門限問題。5 V器件和3. 3 V器件的接口有很多情況，同樣TTL和CMO

29、S間的 電平轉換也存在著不同情況。驅動器必須滿足接收器的輸入轉換電平，并且要有足夠的容限以保證不損壞 電路元件?；谏鲜銮闆r，5V器件和3. 3V器件是不能直接接口的。有些半導體器件制造廠家就推出了具有5V 輸入容限的3. 3 V器件，這種器件輸入端具有ESD保護電路。實際上數(shù)字電路的所有輸入端都有一個 ESD保護電路，傳統(tǒng)的CMOS電路通過接地二極管對負向高電壓限幅，正向高電壓則由二極管鉗位。這種電路的缺點是最大的輸入電壓被限制在3 .3 V+ 0 . 5 V (二極管壓降)以內(nèi)(否則電流將流向3 . 3V電源)。而大多數(shù)5 V系統(tǒng)輸出端的電壓可達3 . 6 V以上，因此采用了這種電路結構的

30、3 . 3 V器件 是不能與5 V器件輸出端直接接口的。如果采用相當于快速齊納二極管的MOS場效應管代替上述鉗位二極管，實現(xiàn)對高電壓限幅，并且去掉接到V c c ( 3 . 3 V)的二極管，那么最大輸入電壓不受V c c (3.3 V)的限制。典型情況下，這種電路的擊穿電壓在7 V、1 0 V之間。因此，這種改進后具有E S D保護 電路的3 . 3 V系統(tǒng)的輸入端可以承受5 V的輸入電壓。為了防止在3 . 3 V器件的輸出端可能存在電流 倒灌問題，還需要在輸出端加保護電路，當加到輸出端電壓高于V c c (3. 3V)時，保護電路的比較 器會斷開電流倒灌通路，這樣在三態(tài)方式時就能與5 V器

31、件相連。分析各種邏輯電平信號的電特性(見表1),會發(fā)現(xiàn)有以下五種接口情況：第一，相同供電電壓的TTL器件驅動CM0S器件時，TTL器件的輸出高電平可能達不到CM0S器 件的輸入高電平的最小值。3. 3 V TT L器件的VOH是2 . 4 V, 3. 3 V 。乂05器件的丫11! 是 0. 8VCC (3. 3V X0 . 8 = 2. 6 4 V) ; 5. 0V T T L器件的 V O H是 2 . 4 V, 5. 0 V CMOS器件的V I H是0 . 7VCC(3. 5 V)。為了可靠地傳輸數(shù)據(jù)，可以將TTL器件的輸出 端上拉。有些CMOS工藝制造的器件兼容TTL電平，這樣就可以

32、與相同供電電壓的TTL器件直接接口，不需要上拉。第二，相同供電電壓的CMOS器件驅動TTL器件，電平匹配，數(shù)據(jù)能可靠地傳輸。第三，不同供電電壓的TTL器件驅動CMOS器件時，TTL器件的輸出高電平也可能達不到CMOS 器件的輸入高電平的最小值。3. 3 VTT L器件的VOH是2 . 4 V, 5. 0 V CM OS器件的VIH是 0. 7VCC (3. 5 V),電平不匹配；5. 0 V T T L器件的 V O H是 2 . 4V, 3. 3 V C MO S器件的V I H是0 . 8VCC (2. 64V),可以將5 . 0 V TT L器件的輸出端上拉，達到電 平匹配的目的。第四，不同供電電壓的CMOS器件驅動TTL器件時，在輸入端具有5 V容限的情況下，電平匹配，數(shù) 據(jù)能可靠地傳輸。第五，不同供電電壓的TTL器件在輸入端具有5 V容限的情況下可以直接接口；不同供電電壓的CMO S器件由于電平不匹配不能直接