1、2017 1 4 10:1011:50 計(jì)算機(jī)組成原理一、選擇題.下列說(shuō)法不正確的是（）OA.變址尋址時(shí)，有效數(shù)據(jù)存放在主存中B.堆棧是先進(jìn)后出的隨機(jī)儲(chǔ)存器C.堆棧指針SP的內(nèi)容表示當(dāng)前堆棧內(nèi)所存儲(chǔ)的數(shù)據(jù)個(gè)數(shù)D.內(nèi)存中指令的尋址和數(shù)據(jù)的尋址是交替進(jìn)行的.在機(jī)器數(shù)（）中，零的表示形式是唯一的。A 原碼B 補(bǔ)碼C 反碼D都不是.指令系統(tǒng)采用不同尋址方式的目的是（）。A實(shí)現(xiàn)存儲(chǔ)程序和程序控制B縮短指令長(zhǎng)度，擴(kuò)大尋址空間，提高編程靈活性C可直接訪問(wèn)外存D提供擴(kuò)展操作碼的可能并降低指令譯碼的難度。.在微程序控制方式中，機(jī)器指令和微指令的關(guān)系是（）。A.每一條機(jī)器指令由一條微指令來(lái)解釋執(zhí)行B. 一段機(jī)器指

2、令組成的工作程序可由一條微指令來(lái)解釋執(zhí)行C.每一條機(jī)器指令由一段（或一個(gè)）微程序來(lái)解釋執(zhí)行D. 一條微指令由若干條機(jī)器指令組成.運(yùn)算器的主要功能主要是進(jìn)行（）。A.只作加法B.邏輯運(yùn)算C.算術(shù)運(yùn)算和邏輯運(yùn)算D.算術(shù)運(yùn)算.中央處理器（CPU包含（）。A.運(yùn)算器B.控制器 TOC o 1-5 h z C.運(yùn)算器、控制器和 cache D .運(yùn)算器、控制器和主存儲(chǔ)器 7.計(jì)算機(jī)硬件能直接執(zhí)行的只能是（）。A.符號(hào)語(yǔ)言B .機(jī)器語(yǔ)言C .匯編語(yǔ)言D .高級(jí)語(yǔ)言8.在菊花鏈方式下，越靠近控制器的設(shè)備（）。A.得到總線使用權(quán)的機(jī)會(huì)越多，優(yōu)先級(jí)越高B.得到總線使用權(quán)的機(jī)會(huì)越少，優(yōu)先級(jí)越低C.得到總線使用權(quán)的

3、機(jī)會(huì)越多，優(yōu)先級(jí)越低D.得到總線使用權(quán)的機(jī)會(huì)越少，優(yōu)先級(jí)越高 9.變址尋址方式中，操作數(shù)的有效地址等于（）。A基值寄存器內(nèi)容加上形式地址（位移量）B堆棧指示器內(nèi)容加上形式地址（位移量）C 變址寄存器內(nèi)容加上形式地址（位移量）D 程序記數(shù)器內(nèi)容加上形式地址（位移量）.存儲(chǔ)周期是指（）。A.存儲(chǔ)器的讀出時(shí)間B.存儲(chǔ)器的寫(xiě)入時(shí)間azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理C.存儲(chǔ)器連續(xù)啟動(dòng)兩次讀或?qū)懖僮魉试S的最短時(shí)間間隔D.存儲(chǔ)器進(jìn)行連續(xù)寫(xiě)操作所允許的最短時(shí)間間隔.下列部件（設(shè)備）中，存取速度最快的是（）。A.光盤(pán)存儲(chǔ)器B .軟盤(pán)存儲(chǔ)器C. CPU的寄存器D .硬盤(pán)存儲(chǔ)器.用

4、某個(gè)寄存器中操作數(shù)的尋址方式稱為（）尋址。A 直接B間接C寄存器直接D寄存器間接.采用虛擬存儲(chǔ)器的主要目的是（）。提高主存儲(chǔ)器的存取速度擴(kuò)大主存儲(chǔ)器的存儲(chǔ)空間，并能進(jìn)行自動(dòng)管理和調(diào)度提高外存儲(chǔ)器的存取速度擴(kuò)大外存儲(chǔ)器的存儲(chǔ)空間 TOC o 1-5 h z .某SRAM&片容量為1024X8位，包括電源端和接地端，該芯片引出線的最小數(shù)目應(yīng)為（）。A. 13B. 15C.18D. 20.主存儲(chǔ)器和CPU之間增加cache的目的是（）。A 解決CPU和主存之間的速度匹配問(wèn)題B擴(kuò)大主存儲(chǔ)器容量C擴(kuò)大CPU中通用寄存器的數(shù)量D既擴(kuò)大主存儲(chǔ)器容量，又?jǐn)U大 CPU中通用寄存器的數(shù)量.若某數(shù)x的真值為-0.1

5、010,在計(jì)算機(jī)中該數(shù)表示為 1.0110,則該數(shù)所用的編碼方法是 （） 碼。A.原 B.補(bǔ)C.反D.移.寄存器尋址方式中，操作數(shù)處在（）。A.通用寄存器 B.主存單元C.程序計(jì)數(shù)器D.堆棧.假定下列字符碼中有奇偶校驗(yàn)位，但沒(méi)有數(shù)據(jù)錯(cuò)誤，采用偶校驗(yàn)的字符碼是（）。A.11001011B.11010110 C.11000001D.11001001.在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般通過(guò)（）來(lái)實(shí)現(xiàn)。A.原碼運(yùn)算的二進(jìn)制減法器B.補(bǔ)碼運(yùn)算的二進(jìn)制減法器C.補(bǔ)碼運(yùn)算的二進(jìn)制加法器D.原碼運(yùn)算的十進(jìn)制加法器.某計(jì)算機(jī)有50條機(jī)器指令，每條機(jī)器指令由5條微指令組成，其中 取指的微指令是所有機(jī)器指令公用的，

6、所有微指令長(zhǎng)度均為32b,則該微程序控制器至少需要（）容量的RO昭放所有微指令。A. 251 X 32b B. 250 X 32b C. 201 X 32b.以下四種類型指令中，執(zhí)行時(shí)間最長(zhǎng)的是（）。A.RR型指令B.RS型指令C.SS型指令D.程序控制指令.以下四種類型的半導(dǎo)體存儲(chǔ)器中，以傳輸同樣多的字為比較條件，則讀出數(shù)據(jù)傳 輸率最高的是（）。A.DRAM B.SRAMC.閃速存儲(chǔ)器D.EPROMazhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理.（）表示法主要用于表示浮點(diǎn)數(shù)中的階碼。A.原碼B.補(bǔ)碼C.反碼D.移碼.一個(gè)8位的二進(jìn)制整數(shù)，若采用補(bǔ)碼表示，且由 3個(gè)“1”和

7、5個(gè)“0”組成，則最小值 為（）。A. -127 B.-32C.-125D.-3.在下列四句話中，最能準(zhǔn)確反映計(jì)算機(jī)主要功能的是（）。A .計(jì)算機(jī)可以存儲(chǔ)大量信息B.計(jì)算機(jī)能代替人的腦力勞動(dòng)C.計(jì)算機(jī)可實(shí)現(xiàn)高速運(yùn)算D .計(jì)算機(jī)是一種信息處理機(jī).下面描述RISC指令系統(tǒng)中基本概念不正確的句子是（）。A選取使用頻率高的一些簡(jiǎn)單指令，指令條數(shù)少B指令長(zhǎng)度固定C指令格式種類多，尋址方式種類多D只有取數(shù)/存數(shù)指令訪問(wèn)存儲(chǔ)器.采用串行接口進(jìn)行七位ASCII碼傳送，帶有一位奇偶校驗(yàn)位、1位起始位和1位停止位,當(dāng)波特率為9600波特時(shí)，字符彳送速率為 （）。A.960 B.873C.1371D.480.單地址

8、指令為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址指明的一個(gè)操作數(shù)外，另一個(gè)操作數(shù)常 采用（）尋址方式。A.堆棧B.立即C.隱含D.間接. EPROM 是指（）。A.讀寫(xiě)存儲(chǔ)器B.只讀存儲(chǔ)器C.閃速存儲(chǔ)器D.光擦除可編程只讀存儲(chǔ)器.在多級(jí)存儲(chǔ)體系中，cache-主存”結(jié)構(gòu)的作用是解決（）的問(wèn)題。A.主存容量不足B.主存與輔存速度不匹配C.輔存與CPU速度不匹配 D.主存與CPU速度不匹配.在以下描述的流水 CPU基本概念中，正確的表述是 （）。A.流水CPU是以空間并行性為原理構(gòu)造的處理器B.流水CPU -一定是 RISC機(jī)器C.流水CPU 一定是多媒體 CPUD.流水CPU是以時(shí)間并行性為原理構(gòu)造的處理器

9、.計(jì)算機(jī)的外圍設(shè)備是指（）。A.輸入/輸出設(shè)備B.外存儲(chǔ)器C.遠(yuǎn)程通信設(shè)備 D.除了 CPU和內(nèi)存以外的其它設(shè)備33.某機(jī)字長(zhǎng)A.2 -9B.2-88位，含一位數(shù)符,C.1-2 -7 D.2 -7采用原碼表示,則定點(diǎn)小數(shù)所能表示的非零最小正數(shù)為()。.下述I/O控制方式中，（）主要由程序?qū)崿F(xiàn)。azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理A.中斷方式B.程序查詢方式C.DMA 方式 D.通道方式.程序控制類指令的功能是（）。A.進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算B.進(jìn)行主存與CPU之間的數(shù)據(jù)傳送C.進(jìn)彳T CPU和I/O設(shè)備之間的數(shù)據(jù)傳送 D.改變程序執(zhí)行的順序.至今為止，計(jì)算機(jī)中所含

10、所有信息仍以二進(jìn)制方式表示，其原因是 （）。A.節(jié)約元件B.運(yùn)算速度快C.物理器件性能決定D.信息處理方便.下列選項(xiàng)中，描述浮點(diǎn)數(shù)操作速度指標(biāo)的是（）。A. MIPS B. CPI C.IPC D. MFLOPS.存儲(chǔ)器是計(jì)算機(jī)系統(tǒng)的記憶設(shè)備，它主要用來(lái)（）。A存放數(shù)據(jù)B存放程序C存放數(shù)據(jù)和程序 D存放微程序.某計(jì)算機(jī)的指令流水線由四個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間（忽略各功能之間的緩存時(shí)間）分別為90ns、80ns、70ns和60ns,則該計(jì)算機(jī)的 CPU時(shí)鐘周期至少是（ ）。A 90 ns B 80 ns C 70 ns D 60 ns.假定有4個(gè)整數(shù)用8位補(bǔ)碼分別表示 r1=FEH

11、,r2=F2H ,r3=90H,r4=F8H,若將運(yùn)算結(jié)果存放在一個(gè)8位的寄存器中，則下列運(yùn)算會(huì)發(fā)生溢出的是（）。A： r1*r2B : r2*r3C: r1*r4D ： r2*r4.馮.諾依曼機(jī)工作方式的基本特點(diǎn)是（）。A.多指令流單數(shù)據(jù)流B.按地址訪問(wèn)并順序執(zhí)行指令C.堆棧操作D.存儲(chǔ)器按內(nèi)部選擇地址.沒(méi)有硬盤(pán)存儲(chǔ)器的計(jì)算機(jī)監(jiān)控程序可以存放在（）。A.RAM B.FLASH C.RAM 和 ROM D.CPU.下列數(shù)中最小的數(shù)為（）A. （101001） 2B. （52） 8C. （101001） bcdD. （233） 16IEEE754標(biāo)準(zhǔn)規(guī)定的32位浮點(diǎn)數(shù)格式中，符號(hào)位為1位,階碼為

12、8位,尾數(shù)為23位。則它 能表示的最大規(guī)格化正數(shù)為（）。A. （2 -2與 2 128B. （2 -23） 2 255C. （1 -23） 2 127D. 2 127 -23.假定下列字符碼中有奇偶校驗(yàn)位，但沒(méi)有數(shù)據(jù)錯(cuò)誤，采用偶校驗(yàn)的字符碼是（）。A.11001011B.11010110 C.11000001D.11001001.若某數(shù)x的真值為-0.1010,在計(jì)算機(jī)中該數(shù)表示為1.0110,則該數(shù)所用的編碼方法是 （）碼。A.原 B.補(bǔ)C.反D.移.運(yùn)算器雖有許多部件組成，但核心部分是（）。A.數(shù)據(jù)總線B.算術(shù)邏輯運(yùn)算單元 C.多路開(kāi)關(guān)D.通用寄存器.指令的尋址方式有順序和跳躍兩種方式。采

13、用跳躍尋址方式，可以實(shí)現(xiàn)（）。azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理A.堆棧尋址B.程序的條件轉(zhuǎn)移C.程序的無(wú)條件轉(zhuǎn)移 D.程序的條件轉(zhuǎn)移或無(wú)條件轉(zhuǎn) TOC o 1-5 h z .計(jì)算機(jī)的存儲(chǔ)器采用分級(jí)存儲(chǔ)體系的主要目的是（）。A.便于讀寫(xiě)數(shù)據(jù)B.減小機(jī)箱的體積C.便于系統(tǒng)升級(jí)D.解決存儲(chǔ)容量、價(jià)格和存取速度之間的矛盾.在CPU中跟蹤指令后繼地址的寄存器是（）。A主存地址寄存器B 程序計(jì)數(shù)器C指令寄存器D狀態(tài)條件寄存器.某DRAM芯片，其存儲(chǔ)容量為 512Kg8位，改芯片的地址線和數(shù)據(jù)線數(shù)目是（）。A. 8, 512 B. 512, 8 C. 18 , 8D.19,

14、 8.常用的虛擬存儲(chǔ)系統(tǒng)由（）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。A.主存一輔存 B.快存一主存C.快存一輔存D.通用寄存器 一主存.同步控制是（）。A.只適用于CPU控制的方式B.只適用于外圍設(shè)備控制的方式C.由統(tǒng)一時(shí)序信號(hào)控制的方式D.所有指令執(zhí)行時(shí)間都相同的方式.在cache的地址映射中，若主存中的任意一塊均可映射到cache內(nèi)的任意一塊的位置上,則這種方法稱為（）。A.全相聯(lián)映射 B.直接映射C.組相聯(lián)映射D.混合映射.下列有關(guān)RAM ROM勺敘述中，正確的是（10年考研）I、RAM是易失性存儲(chǔ)器，RO娓非易失性存儲(chǔ)器II、RAM和ROMTB是采用隨機(jī)存取的方式進(jìn)行信息訪問(wèn)

15、III、RAM口 ROMTB可用作 CacheIV、RAM ROMTB需要進(jìn)行刷新A:僅 I 和 II B:僅 II 和 III C:僅 I,II , III D:僅 II , III , IV.單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)數(shù)常 需采用（）。A.堆棧尋址方式B.立即尋址方式 C.隱含尋址方式 D.間接尋址方式.寄存器間接尋址方式中，操作數(shù)處在（）。A.通用寄存器B.主存單元C.程序計(jì)數(shù)器D.堆棧azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理二、判斷題.變形補(bǔ)碼的加法運(yùn)算中的兩符號(hào)位為01,或10時(shí)，表示結(jié)果溢出了。 （T）.總線中

16、串行傳送方式一般用電位傳送，而并行傳送一般采用脈沖傳送。（反了）（F） TOC o 1-5 h z .指令的地址字段指出的不是地址，而是操作數(shù)本身，這種尋址方式稱為立即尋址。（T）. 一個(gè)指令周期至少包括 2個(gè)CPU周期。（T）.每一條微指令由一段機(jī)器指令編成的程序來(lái)解釋執(zhí)行。（F ）.響應(yīng)中斷后應(yīng)當(dāng)關(guān)中斷，中斷返回時(shí)應(yīng)當(dāng)開(kāi)中斷。（F）.在集中式總線仲裁中， 獨(dú)立請(qǐng)求方式響應(yīng)時(shí)間最快，菊花鏈方式對(duì)電路故障最敏感。（T）.硬連續(xù)控制器比微程序控制器有更高的處理速度。（T ）.計(jì)算機(jī)系統(tǒng)由硬件系統(tǒng)和軟件系統(tǒng)構(gòu)成。（T）.CACHE主要由只讀存儲(chǔ)器構(gòu)成。（F）11、在定點(diǎn)數(shù)運(yùn)算中產(chǎn)生溢出的原因是運(yùn)算

17、的結(jié)果的操作數(shù)超出了機(jī)器的表示范圍。（T）12、多級(jí)存儲(chǔ)體系由 cache主存和虛擬存儲(chǔ)器（外存）構(gòu)成。（F）13、指令的地址字段指出的不是地址，而是操作數(shù)本身，這種尋址方式稱為直接尋址。（F）14、同一個(gè)CPU周期中，可以并行執(zhí)行的微操作叫相容性微操作。（T）15、每一條機(jī)器指令由一段微指令編成的微程序來(lái)解釋執(zhí)行。（T）16、流水CPU是以空間并行性為原理構(gòu)造的處理器。（F）17、DMA是一種完全由硬件執(zhí)行 I/O交換的工作方式。（T）18、PCI是一個(gè)與處理器無(wú)關(guān)的高速外圍總線。（T）19、計(jì)算機(jī)的外圍設(shè)備是指輸入 /輸出設(shè)備。（F）三、填空題azhong2017 1 4 10:1011:

18、50 計(jì)算機(jī)組成原理.存儲(chǔ) W ,并按地址順序執(zhí)行,這是馮諾依曼型計(jì)算機(jī)的工作原理。.主存與cache的地址映射方式有全相聯(lián)、直接相聯(lián)和 組相聯(lián)。.雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu).前者采用一空間并行_技術(shù)，后者采用時(shí)間并行技術(shù).直接可由計(jì)算機(jī)硬件執(zhí)行的語(yǔ)言稱為機(jī)器語(yǔ)言。.DMM式采用下面三種方法：停止CPUW內(nèi)；周期挪用；DMAW CP戊替訪內(nèi)。.指令中操作數(shù)的尋址過(guò)程就是把操作數(shù)的形式地址變換為操作數(shù)的有效地址的過(guò)程。.中斷處理過(guò)程可以嵌套進(jìn)行，優(yōu)先級(jí)高 的設(shè)備可以中斷 優(yōu)先級(jí)低的 中斷服務(wù)程序。.可編程只讀存儲(chǔ)器按擦除方法的不同，可以分為光擦除可編程可讀存儲(chǔ)器 和電擦除可

19、編程只讀存儲(chǔ)器兩種。.流水CPU中的主要問(wèn)題是 資源相關(guān),數(shù)據(jù)相關(guān)和控制相關(guān);為此需要采用相應(yīng)的技術(shù)對(duì) 策，才能保證流水暢通而不斷流。. CPU周期也稱為機(jī)器周期;一個(gè)CPU周期包含若干個(gè) T周期（節(jié)拍脈沖），任何一條指 令的指令周期至少需要2個(gè)CPU周期。.總線仲裁部件通過(guò)采用 優(yōu)先級(jí)策略或公平策略，選擇其中一個(gè)主設(shè)備作為總線的下一次主方，接管總線控制權(quán)。.在計(jì)算機(jī)術(shù)語(yǔ)中，將運(yùn)算器、控制器、cache合在一起，稱為 CPU,而將CPU和存儲(chǔ)器合在一起，成為主機(jī)。.模4交叉存儲(chǔ)器是一種 并行存儲(chǔ)器，它有4個(gè)存儲(chǔ)模塊，每個(gè)模塊有它自己的地址寄存器和數(shù)據(jù)緩沖寄存器。.并行處理技術(shù)已經(jīng)成為計(jì)算機(jī)技術(shù)

20、發(fā)展的主流。從原理上概括，主要有三種形式：時(shí)間并行，空間并行，時(shí)間+空間并行。.從指令系統(tǒng)的角度可把計(jì)算機(jī)指令系統(tǒng)的結(jié)構(gòu)分為兩大類：CISC和RISC.按照總線仲裁電路的位置不同，總線仲裁有集中式仲裁和分布式仲裁兩種方式。.總線有物理特性、功能特性、電氣特性、時(shí)間特性，因此必須標(biāo)準(zhǔn)化。azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理四、簡(jiǎn)答題.簡(jiǎn)述CPU響應(yīng)中斷的過(guò)程。 書(shū)P241圖8.5o （5 分）.指令格式如下所示， OP為操作碼字段，試分析指令格式特點(diǎn)3126 25 23 2218 1716 15OP一源寄存器變址寄存器偏移量雙字長(zhǎng)二地址指令(2)操作字段op可以指定

21、2A6=64條指令。(3) 一個(gè)操作數(shù)在源寄存器中(共 16個(gè))，另一個(gè)操作數(shù)在存儲(chǔ)器中(由變址寄存器和偏 移量決定)，所以是RS型指令。.指令格式結(jié)構(gòu)如下所示，試分析指令格式及尋址方式特點(diǎn)。151074 30OP一目標(biāo)寄存器源寄存器(1)單字長(zhǎng)二地址指令(2)操作字段 OP為6位，可指定2A6=64條指令(3)源寄存器和目標(biāo)寄存器都是通用寄存器(可分別指定16個(gè))，所以是RR型指令，兩個(gè)操作數(shù)均在寄存器中(4)這種指令結(jié)構(gòu)常用于算術(shù)邏輯運(yùn)算類指令。azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理.什么叫存儲(chǔ)器？存儲(chǔ)器的技術(shù)指標(biāo)有哪些，分別表示什么意思？存儲(chǔ)器：計(jì)算機(jī)系統(tǒng)中用

22、來(lái)存放數(shù)據(jù)和程序的記憶設(shè)備。存儲(chǔ)容量：存儲(chǔ)器可以容納的存儲(chǔ)單元總數(shù)。存儲(chǔ)時(shí)間：一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。存儲(chǔ)周期：連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。存儲(chǔ)器帶寬：?jiǎn)挝粫r(shí)間里存儲(chǔ)區(qū)所存取的信息量。.什么叫指令、微指令、機(jī)器指令和宏指令？指令：計(jì)算機(jī)執(zhí)行某種操作的命令。微指令：微程序級(jí)的命令，它屬于硬件機(jī)器指令：每一條機(jī)器指令可完成一個(gè)獨(dú)立的算術(shù)運(yùn)算或邏輯運(yùn)算操作，介于微指令和宏令之間。宏指令：由若干條機(jī)器指令組成的軟件指令，它屬于軟件。.說(shuō)明機(jī)器周期、時(shí)鐘周期、指令周期之間的關(guān)系CPU周期也稱為機(jī)器周期，指令周期由若干個(gè)（至少2個(gè)）CPU周期表示，一個(gè)

23、 CPU周期又包含若干個(gè)T周期（節(jié)拍脈沖）.設(shè)有一個(gè)具有20位地址和32位長(zhǎng)的存儲(chǔ)器，問(wèn)：（1）該存儲(chǔ)器能存儲(chǔ)多少個(gè)字節(jié)的信息？ （2）如果存儲(chǔ)器由512Kx 8位SRAM芯片組成，需要多少片？ （ 3）需要多少位地址作芯片選擇？（1） 4M字節(jié)（32位=4字節(jié)）（2） 8片（相除即可）（3） 1位（32位字長(zhǎng)用8位的芯片來(lái)表示，要用四個(gè)芯片為一組共只有8個(gè)芯片，所以只有二個(gè)芯片組只用一位作芯片選擇）8.某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線周期時(shí)鐘頻率為33MHz總線帶寬是多少？132MB/S （D=D/T=D X f=4B X 33 X 1

24、0A6/s=132MB/sazhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理五、分析設(shè)計(jì).以知cache命中率h=0.98，主存訪問(wèn)時(shí)間是 cache的四倍，以知主存存取周期為 200ns , 求cache/主存的效率和平均訪問(wèn)時(shí)間。平均訪問(wèn)時(shí)間：50 X 0.98+0.02 X 200=53ns效率：50/53=94.34%CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為 2420次，主存完成存取的次數(shù)為80次,已知cache存儲(chǔ)周期為40ns,主存存儲(chǔ)周期為 240ns,求cache住存系統(tǒng)的效率和平均訪問(wèn) 時(shí)間。cache 命中率：h=2420/(2420+80)=0.9

25、68平均訪問(wèn)時(shí)間：40 X 0.968+240 X 0.032=46.4ns效率：40/46.4=86.21%3.某計(jì)算機(jī)有8條微指令I(lǐng)i I8,每條微指令所包含的微命令控制信號(hào)見(jiàn)下表，aj分別對(duì)應(yīng)10種不同性質(zhì)的微命令信號(hào)。假設(shè)一條微指令的控制字段僅限8位，請(qǐng)安排微指令的控制字段格式。abcdethijti k u L hL hV 7q7VVJ*V777J77Vy7VV答案：經(jīng)分析,(d, 和uj分別組成兩個(gè)小機(jī)或兩個(gè)字段，然后進(jìn)行譯碼，打得六 個(gè)微命令信號(hào),蒯下的a.hc, g四個(gè)微命令信號(hào)可進(jìn)行直接控制，其整個(gè)控制字段組成如 I b：4 *寺*a b c g Old Ole10i 10

26、f11 11 h10azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理4如圖是某SRAM的寫(xiě)入時(shí)序圖，其中 R/W是讀寫(xiě)命令控制線，當(dāng) R/W線為低電平時(shí), 存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出圖中寫(xiě)入時(shí)序的錯(cuò)誤，并畫(huà)出正 確的寫(xiě)入時(shí)序圖。，7情城時(shí)序序時(shí)序及改正第n、存嘯器的時(shí)序信號(hào)必須同步.逋京*當(dāng)R W線加負(fù)膿沖時(shí).地址線和數(shù)據(jù)襄 的電平司隹定的 當(dāng)R W線達(dá)到低電F時(shí).數(shù)據(jù)匯即被存儲(chǔ).因此.當(dāng)R W線處于低 電平班必果H據(jù)線改變廣數(shù)值.那么存儲(chǔ)器將存儲(chǔ)新的數(shù)據(jù).同擇.當(dāng)K W線處于低 電網(wǎng)址統(tǒng)如果發(fā)生了變化，那么同樣數(shù)據(jù)將存儲(chǔ)到新的地址或.正的寫(xiě)入時(shí)序用見(jiàn)

27、圖& 5(b).5如圖所示的二維中斷系統(tǒng)，請(qǐng)問(wèn)：(1)在中斷情況下，CPUW設(shè)備的優(yōu)先級(jí)如何考慮？請(qǐng)按降序排列設(shè)備的中斷優(yōu)先級(jí)。(2)若CPU現(xiàn)執(zhí)行設(shè)備 B的中斷服務(wù)程序，IM0,IM 1,IM 2的狀態(tài)是什么？如果 CPU的執(zhí)行設(shè) 備D的中斷服務(wù)程序，IM0JM1JM2的狀態(tài)又是什么？(3)每一級(jí)的IM能否對(duì)某個(gè)優(yōu)先級(jí)的個(gè)別設(shè)備單獨(dú)進(jìn)行屏蔽？如果不能，采取什么方法可 達(dá)到目的？嘉 優(yōu)先收 悵 -11azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理】的中晰服務(wù)程序的1M施杏4.+ y t1M|4 IN :先毓的個(gè)別誑提出中斷清代，（TU,理進(jìn)行南I龍下 CPU的優(yōu)先級(jí)最低.普

28、i故的IM好志不能財(cái)改個(gè)優(yōu)先級(jí)的個(gè)別設(shè)稿進(jìn)什可它禁止世普雙用中斷請(qǐng)出7777便無(wú) 的中斷請(qǐng)求及時(shí)W到響后.埋* 繼匕塊加3嫌的優(yōu)先編離，即*1岫0 .町*6CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為 5000次，主存完成存取的次數(shù)為 200次。已知cache存取周期為 40ns,主存存取周期為160ns。求:Cache 命中率 h, 5000/ (5000+200) =0.96Cache/主存系統(tǒng)的訪問(wèn)效率 e, 40/46.4 = 86.2%平均訪問(wèn)時(shí)間ta。40 X 0.96+160 X 0.04=46.4ns由此可畫(huà)出微程序組成框圖如下:127 .微程序共有256條微指令，20個(gè)微

29、命令（直接控制），4個(gè)微程序分支（即4個(gè)轉(zhuǎn)移測(cè)試 條件），請(qǐng)：解：根據(jù)題意，微指令格式如下（直接控制方式）：微命令字段（20位）P 字段（4位）下址字段（8位）azhong(WB )(2) H20(K n -1).一一一 _ 9(5 20 -1)*100*10，8.33* 106 條/秒TsTpn K(K n -1).20*520 5 -154.17 (3分)9.用若干塊2K X 4b的RAM芯片，設(shè)計(jì)出 4Kx 8b的存儲(chǔ)器。需要幾塊該型號(hào)RAMK片，采用什么擴(kuò)展方法 ？4塊，字?jǐn)U展和位擴(kuò)展畫(huà)出芯片連接圖。2017 1 4 10:1011:50 計(jì)算機(jī)組成原理8.指令流水線有取指（IF）、譯

30、碼（ID）、執(zhí)行（EX）、訪存（MEM ）、寫(xiě)回寄存器 五個(gè)過(guò)程段，共有 20條連續(xù)輸入此流水線。.用16KX16位的DRAMS片本成64KM2位存儲(chǔ)器。問(wèn)需要多少個(gè)這樣的DRAM&片？畫(huà)出該存儲(chǔ)器的組成邏輯框圖。與上圖類似（D0-D32, A0-A15）13azhong2017 1 4 10:1011:50 計(jì)算機(jī)組成原理.某計(jì)算機(jī)字長(zhǎng)為16位，主存地址空間大小為 128KB，按字編址，采用單字長(zhǎng)指令格式, 指令名字段定義如下：1512U650OpRsMdRtl轉(zhuǎn)移指令米用相對(duì)尋址方式，相對(duì)偏移是用補(bǔ)碼表小，尋址方式定義如下：Ms/Md尋址方式助記符含義000B寄存器直接Rn操作數(shù)=：(Rn

31、)001B寄存器間接(Rn)操作數(shù)=:(Rn)010B寄存器間接、自增(Rn) +操作數(shù)=:(Rn) ), (Rn)+1 - Rn011B相對(duì)D ( Rn)轉(zhuǎn)移目標(biāo)地址二(PQ +(Rn)表布有存儲(chǔ)地址 X或奇存徐F X的內(nèi)谷,(X)請(qǐng)回答下列問(wèn)題:(1)該指令系統(tǒng)最多可有多少條指令？(2人4=16)該計(jì)算機(jī)最多有多少個(gè)通用寄存器？(2人3=8)存儲(chǔ)器地址寄存器( MAR (128KX8/16=2A16,16 位)和存儲(chǔ)數(shù)據(jù)寄存器(MDR (字長(zhǎng)16位所以要16位)至少各需多少位？(2)轉(zhuǎn)移指令的目標(biāo)地址范圍是多少？(0000HFFFFH(3)若操作碼0010B表示加法操作(助記符為add )

32、,寄存器R4和R5的編號(hào)分別為100B 和101B, R4的內(nèi)容為1234 H, R5的內(nèi)容為 5678 H,地址1234 H中的內(nèi)容為 5678H,5678H 地址中的內(nèi)容為 1234 H,則匯編語(yǔ)言為“ a d d ( R4), ( R5) + ”(逗號(hào)前為源操作數(shù)，逗 號(hào)后為目的操作數(shù))對(duì)應(yīng)的機(jī)器碼是什么(用十六進(jìn)制表示)？(2315H)該指令執(zhí)行后，哪些寄存器和存儲(chǔ)單元的內(nèi)容會(huì)改變？改變后的內(nèi)容是什么？R5內(nèi)容：5679H (自力口 1), 5678H單元的內(nèi)容：68ACH(和).某計(jì)算機(jī)系統(tǒng)的內(nèi)存由 Cache和主存構(gòu)成，Cache的存取周期為45ns,主存的存取周 期為200ns。已知在一段給定的時(shí)間內(nèi)， CPUtt訪問(wèn)內(nèi)存4500次，其中340次訪問(wèn)主存， 求：Cache 的命中率是多少？(4500-340 )