1、本科畢業(yè)論文（設(shè)計(jì)）論文題目：基于FPGA的VGA顯示設(shè)計(jì)及仿真實(shí)現(xiàn)姓名：XXX學(xué)號：XXX班級：XXX年級：XXX專業(yè)：通信工程學(xué)院：信息工程學(xué)院指導(dǎo)教師：XXX完成時(shí)間：XXXX年X月XX日作者聲明本畢業(yè)論文（設(shè)計(jì)）是在導(dǎo)師的指導(dǎo)下由本人獨(dú)立撰寫完成的，沒有剽竊、抄襲、造假等違反道德、學(xué)術(shù)規(guī)范和其他侵權(quán)行為。對本論文（設(shè)計(jì)）的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。因本畢業(yè)論文（設(shè)計(jì)）引起的法律結(jié)果完全由本人承擔(dān)。畢業(yè)論文（設(shè)計(jì)）成果歸XXX所有。特此聲明。作者專業(yè)作者學(xué)號作者簽名年月日基于FPGA的VGA顯示設(shè)計(jì)及仿真實(shí)現(xiàn)XXXTheDesignandImplementa

2、tionoftheVGAdisplaybasedonFPGAXXXX年X月XX日- -摘要本文簡述了VGA顯示的特點(diǎn)和工作原理，重點(diǎn)介紹了采用自頂向下層次化、模塊化的設(shè)計(jì)方法，在FPGA上實(shí)現(xiàn)VGA的顯示設(shè)計(jì)。顯示繪圖陣列（videographicarray,VGA）接口是LCD液晶顯示設(shè)備的標(biāo)準(zhǔn)接口，VGA具有分辨率高、顯示速率快、顏色豐富等優(yōu)點(diǎn)。顯示器因?yàn)槠漭敵鲂畔⒘看螅敵鲂问蕉鄻拥忍攸c(diǎn)已經(jīng)成為現(xiàn)在大多數(shù)設(shè)計(jì)的常用輸出設(shè)備。在FPGA的設(shè)計(jì)中可以使用很少的資源，就產(chǎn)生VGA各種信號，再加上VHDL語言靈活的描述方法以及與硬件無關(guān)的特點(diǎn)，使得使用VHDL語言基于FPGA芯片實(shí)現(xiàn)VGA顯示控

3、制成為研究的方向。本文對基于VHDL的VGA的顯示控制進(jìn)行了研究，并設(shè)計(jì)了VGA顯示器彩條信號發(fā)生器。所做的主要工作為：（1）在設(shè)計(jì)中采用了自頂向下的層次化、模塊化的設(shè)計(jì)思想，將整個(gè)接口劃分為多個(gè)模塊，利用VHDL語言的描述方法進(jìn)行了各個(gè)功能模塊的設(shè)計(jì)，最終完成了VGA顯示的系統(tǒng)設(shè)計(jì)。（2）運(yùn)用ISE軟件進(jìn)行仿真。關(guān)鍵詞：VHDL；VGA；ISE；彩條信號AbstractThispaperbrieflydescribesthecharacteristicsandworkingprincipleofVGAdisplay,focusonusingthetop-downhierarchicaland

4、modulardesignmethod,realizationofVGAdisplaydesignonFPGA.Displaygraphicsarray(videographicarray,VGA)interfaceisastandardinterfaceLCDliquidcrystaldisplaydevice,VGAwithhighresolution,fastdisplayrate,colorrich,etc.Displayoutputbecauseofitslargeamountofinformation,theoutputformscharacteristicshasbecometh

5、emostcommonlyusedoutputdevicedesignnow.InthedesignofFPGAcanuselessresources,andproduceVGAsignals,flexiblecoupledwithVHDLlanguagedescriptionmethodandhasnothingtodowiththehardwarecharacteristics,makeuseofVHDLlanguagebasedontheFPGAchiptorealizeVGAdisplaycontrolbecomethedirectionofresearch.Inthispaper,b

6、asedonVHDLVGAdisplaycontrolisstudied,andVGAdisplaycolorbarsignalgeneratorisdesigned.Themainworkdoneasfollows:(1)InthedesignUSESthetop-downhierarchical,modulardesignthought,willthewholeinterfaceisdividedintoseveralmodules,useofVHDLlanguagedescriptionmethodforthedesignofeachfunctionalmodule,finallycom

7、pletedtheVGAdisplaysystemdesign.(2)UsingISEsoftwaresimulation.Keywords:VHDL;VGA;ISE;Colorbarsignal- -目錄TOC o 1-5 h z1.1本選題研究的目的及意義-1-1.2本選題國內(nèi)外研究狀況綜述2 HYPERLINK l bookmark12 1.3本選題研究的主要內(nèi)容-1- HYPERLINK l bookmark16 2VGA顯示的理論研究4 HYPERLINK l bookmark18 VGA顯示特點(diǎn)4 HYPERLINK l bookmark22 VGA顯示原理4ISE工具概述 HYP

8、ERLINK l bookmark36 3.1硬件描述語言-7- HYPERLINK l bookmark80 ISE使用方法-13- HYPERLINK l bookmark96 4VGA顯示的設(shè)計(jì)與仿真-17- HYPERLINK l bookmark98 模塊結(jié)構(gòu)設(shè)計(jì)-17-VHDL代碼設(shè)計(jì)錯(cuò)誤!未定義書簽。仿真驗(yàn)證-18-結(jié)語-20- HYPERLINK l bookmark108 主要參考文獻(xiàn)-1-附錄-2-附錄1接口設(shè)計(jì)程序-2- - -1概述1.1本選題研究的目的及意義VGA的英文全稱是VideoGraphicArray,即顯示繪圖陣列。VGA支持在640X480的較高分辨率下同

9、時(shí)顯示16種色彩或256種灰度，同時(shí)在320X240分辨率下可以同時(shí)顯示256種顏色。VGA顯示控制器控制圖像信號通過電纜傳輸?shù)斤@示器上并顯示出來。目前的顯示器技術(shù)主要包括兩種：CRT（CathodeRayTube,陰極射線管）和LCD（LiquidCrystalDisplay，液晶顯示屏）。CRT通過幀同步信號和行同步信號控制電子槍的電子束逐行逐點(diǎn)地掃描,將電子打在熒光點(diǎn)上,使之發(fā)光。通過視覺暫留的作用,看到的就是一副完整的畫面。LCD與CRT類似，但CRT是模擬方式的，通過電路控制，電子束可以任意移動(dòng)；而LCD是數(shù)字方式的，只有位置固定的電流通路，所以只能通過電路矩陣逐行掃描，而不能逐點(diǎn)，

10、即一行上所有的點(diǎn)同時(shí)工作。VGA接口是一種D型接口，上面共有15針空，分成三排，每排五個(gè)。VGA接口是顯卡上應(yīng)用最為廣泛的接口類型，多數(shù)的顯卡都帶有此種接口。有些不帶VGA接口而帶有DVI（DigitalVisualInterface數(shù)字視頻接口）接口的顯卡，也可以通過一個(gè)簡單的轉(zhuǎn)接頭將DVI接口轉(zhuǎn)成VGA接口，通常沒有VGA接口的顯卡會(huì)附贈(zèng)這樣的轉(zhuǎn)接頭。目前大多數(shù)計(jì)算機(jī)與外部顯示設(shè)備之間都是通過模擬VGA接口連接，計(jì)算機(jī)內(nèi)部以數(shù)字方式生成的顯示圖像信息，被顯卡中的數(shù)字/模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽，G，B三原色信號和行、場同步信號，信號通過電纜傳輸?shù)斤@示設(shè)備中。對于模擬顯示設(shè)備，如模擬CRT顯示器，信

11、號被直接送到相應(yīng)的處理電路，驅(qū)動(dòng)控制顯像管生成圖像。而對于LCD、DLP等數(shù)字顯示設(shè)備，顯示設(shè)備中需配置相應(yīng)的A/D（模擬/數(shù)字）轉(zhuǎn)換器，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號。在經(jīng)過D/A和A/D2次轉(zhuǎn)換后，不可避免地造成了一些圖像細(xì)節(jié)的損失。VGA接口應(yīng)用于CRT顯示器無可厚非，但用于連接液晶之類的顯示設(shè)備，則轉(zhuǎn)換過程的圖像損失會(huì)使顯示效果略微下降。顯示器因?yàn)槠漭敵鲂畔⒘看?，輸出形式多樣等特點(diǎn)已經(jīng)成為現(xiàn)在大多數(shù)設(shè)計(jì)的常用輸出設(shè)備。在FPGA的設(shè)計(jì)中可以使用很少的資源，就產(chǎn)生VGA各種信號。為了通過VGA端口連接顯示器顯示前端采集到的圖像數(shù)據(jù)，本課題在Xilinx公司的SPARTAN-3E開發(fā)板上使用VG

12、A接口在顯示器上顯示簡單的彩條，可以作為整個(gè)采集系統(tǒng)顯示設(shè)計(jì)的參考，具有一定的實(shí)用價(jià)值。1.2本選題國內(nèi)外研究狀況綜述自1985年Xilinx公司推出第一片現(xiàn)場可編程邏輯器件（FPGA）至今，F(xiàn)PGA歷史已經(jīng)經(jīng)歷了十幾年的發(fā)展歷史。FPGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，促使FPGA越來越多地取代了ASIC的市場，特別是對小批量、多品種的產(chǎn)品需求，是FPGA成為首選。自發(fā)明PFGA以來，就不斷的推出新器件和開發(fā)工具，力求芯片的速度更高、功耗更低。主要推出了Virex系列和SparanTM系列的FPGA，Vriex系列突破了

13、傳統(tǒng)FPGA密度和性能限制，使FPGA不僅僅是邏輯模塊,而成為一種系統(tǒng)元件。而Spartan系列為替代ASIC的大容量FPGA樹立了一個(gè)新的低成本標(biāo)準(zhǔn)。本課題使用的就是該公司的SPARTAN-3E開發(fā)板。VGA是IBM于1987年提出的一個(gè)使用模擬信號的電腦顯示標(biāo)準(zhǔn)。在性能上，VGA將16色模式的分辨率提高到了640 x480,同時(shí)VGA新提供了一種具有320 x200分辨率、256種顏色的圖形模式，且所顯示的每一種顏色都可從262144（18位）種顏色中選擇，VGA的這種色彩顯示能力對微機(jī)圖形/圖象軟件的發(fā)展起到了很大的促進(jìn)作用先后分別經(jīng)歷了EGA,EGA,VGA,SVGA,XGA,SXGA

14、,UXGA,QXGA,WQXGA,QSXGA,WQSXGA,QUXGA,WQUXGA,1080P。1920 x1080分辨率（1080P）是美國電影電視工程師協(xié)會(huì)（SMPTE）制定的最高等級高清數(shù)字電視的格式標(biāo)準(zhǔn)，有效顯示格式為：1920 x1080，像素?cái)?shù)達(dá)到207.36萬。美國電影電視協(xié)會(huì)將數(shù)字電視掃描線的不同分為：1080p、1080i和720p。1080p是逐行掃描下達(dá)到1920 x1080分辨率的顯示格式，1080i是隔行掃描達(dá)到1920 x1080分辨率的意思，720p是1280 x720分辨率下逐行掃描的意思。原NTSC國家采用的是108060Hz格式，與NTSC模擬電視場頻相同

15、；而歐洲及中國等PAL制國家則采用108050Hz的模式。VGA由于良好的性能迅速開始流行，廠商們紛紛在VGA基礎(chǔ)上加以擴(kuò)充，如將顯存提高至1M并使其支持更高分辨率如800 x600或1024x768，這些擴(kuò)充的模式就稱之為VESA（VideoElectronicsStandardsAssociation，視頻電子標(biāo)準(zhǔn)協(xié)會(huì)）的SuperVGA模式，簡稱SVGA，現(xiàn)在的顯卡和顯示器都支持SVGA模式。VGA技術(shù)的應(yīng)用主要基于VGA顯示卡的計(jì)算機(jī)、筆記本等設(shè)備，而在一些既要求顯示彩色高分辨率圖像又沒有必要使用計(jì)算機(jī)的設(shè)備上，VGA技術(shù)的應(yīng)用卻很少見到。本選題研究的主要內(nèi)容在撰文之前大量閱讀了FPG

16、A和VGA顯示的有關(guān)資料，學(xué)習(xí)了相關(guān)的硬件知識和原理知識。深入學(xué)習(xí)和研究了VHDL的應(yīng)用實(shí)例。在了解和對比VGA顯示的幾種實(shí)現(xiàn)方法后，經(jīng)過思考、比較和討論，決定以VHDL為VGA顯示的描述語言，采用自頂向下層次化、模塊化的設(shè)計(jì)方法，編寫VHDL程序。本文主要分為5章，章節(jié)安排如下：第1章：緒論。主要介紹了開題的背景和研究意義，以及VGA顯示的國內(nèi)外研究現(xiàn)狀。第2章：VGA顯示的理論研究。主要介紹VGA顯示實(shí)現(xiàn)的基本原理。第3章：XilinxISE軟件的具體使用。主要描述VHDL硬件語言以及介紹XilinxISE軟件的具體使用。第4章：VGA顯示的設(shè)計(jì)與仿真。VGA顯示的VHDL語言實(shí)現(xiàn)，并在s

17、partan-3E開發(fā)板上實(shí)現(xiàn)VGA顯示功能，進(jìn)行綜合仿真并驗(yàn)證。第5章：后記。主要介紹本文的優(yōu)點(diǎn)和不足之處。VGA顯示的理論研究顯示繪圖陣列（videographicarray,VGA）接口是LCD液晶顯示設(shè)備的標(biāo)準(zhǔn)接口，大多應(yīng)用在顯示器與顯卡之間，同時(shí)還可以用在等離子電視輸入圖像的模數(shù)轉(zhuǎn)換上。VGA具有分辨率高、顯示速率快、顏色豐富等優(yōu)點(diǎn)，同時(shí)VGA顯示系統(tǒng)還具有成本低、結(jié)構(gòu)簡單、應(yīng)用靈活的優(yōu)點(diǎn)。VGA顯示輸出RGB三原色信號，RGB色彩模式是工業(yè)界的一種顏色標(biāo)準(zhǔn)，是通過對紅（R）、綠（G）、藍(lán)（B）三個(gè)顏色通道的變化以及它們相互之間的疊加來得到各式各樣的顏色，目前在圖像顯示領(lǐng)域中應(yīng)用非常

18、廣泛。VGA顯示特點(diǎn)VGA的顯示特點(diǎn)是：（1）掃描格式繁多，分辨率從320X200直延伸到1280X1024,行頻15.870Hz,場頻50100Hz。常見的行頻有31.4Hz，37.8Hz，57.9Hz,62.5Hz等，常見場頻有50Hz，60Hz，70Hz，100Hz，16700K種顏色之分。（2）顯示器的顯示方式有兩種：A/N顯示方式和APA顯示方式，即文本顯示方式和圖形顯示方式。A/N方式已淘汰不用，目前微機(jī)都采用APA圖形方式。（3）VGA接口為顯示器提供兩類信號，一類是數(shù)據(jù)信號，一類是控制信號。數(shù)據(jù)信號包括紅（Red）、綠（Green）、藍(lán)（Blue）信號，簡稱RGB信號，控制信號

19、包括水平同步信號和垂直同步信號。輸出不同分辨率時(shí)，水平同步信號和垂直同步信號的頻率也不相同。VGA顯示原理2.2.1VGA顯示的工作原理常見的彩色顯示器一般由CRT（陰極射線管）構(gòu)成，彩色是由R（紅）、G（綠）、B（藍(lán)）3基色組成。顯示是采用逐行掃描的方式，陰極射線槍發(fā)出的電子束打在涂有熒光粉的熒光屏上，產(chǎn)生RGB三色基，最后合成一個(gè)彩色圖像。從熒幕的左上方開始自左向右掃描，每掃完一行圖像電子束回到下一行的最左端，每行結(jié)束后電子槍回掃的過程中進(jìn)行消隱。然后重新開始行掃描，消隱，直到掃到熒幕的右下方，電子束回到熒幕的左上方重新開始新的圖像掃描，并且在回到熒幕左上方的過程中進(jìn)行消隱。在消隱過程中不

20、發(fā)射電子束。每一行掃描結(jié)束時(shí)，用HS（行同步）信號進(jìn)行同步；掃描完所有的行后用VS（場同步）信號進(jìn)行同步。它的行場掃描時(shí)序示意圖2.1所示。現(xiàn)以正極性為例，說明CRT的工作過程：R、G、B為正極性信號，即高電平有效。當(dāng)VS=0,HS=0時(shí)，CRT顯示的內(nèi)容為亮的過程，即正向掃描過程約為26us。當(dāng)一行掃描完畢，行同步HS=1，約需6us,期間，CRT掃描產(chǎn)生消隱，電子束回到CRT的左邊下一行的起始位置（X=0,Y=1）；當(dāng)掃描完480行后，CRT的場同步VS=1，產(chǎn)生場同步是掃描線回到CRT的第一行第一列（C=O,Y=O處，約為兩個(gè)行周期）。HS和VS的時(shí)序圖。T1為行同步消隱（約為6us）；

21、T2為行顯示時(shí)間（約為26us），T3為場同步消隱（兩行周期）；T4為場顯示時(shí)間（480行周期）。RGB行消隱圖像行消隱下一行圖像HS、行同步頭RGB場消隱圖像場消隱下一行圖像VS、場同步頭圖2.1行場掃描時(shí)序示意圖2.2.2VGA時(shí)序分析通過對VGA顯示基本工作原理的分析可知，要實(shí)現(xiàn)VGA顯示就要解決數(shù)據(jù)來源、數(shù)據(jù)存儲(chǔ)、時(shí)序?qū)崿F(xiàn)等問題，其中關(guān)鍵還是如何實(shí)現(xiàn)VGA時(shí)序?；谙袼貢r(shí)鐘，VGA時(shí)序控制器必須產(chǎn)生HS和VS時(shí)序信號。像素時(shí)鐘定義了用于顯示一個(gè)像素信息的時(shí)間，VS信號定義了顯示的刷新頻率，通常刷新頻率在50Hz到120Hz之間。給定刷新頻率后即定義了水平掃描頻率即HS。VGA的標(biāo)準(zhǔn)參考

22、顯示時(shí)序如圖2.2所示。行時(shí)序和幀時(shí)序都需要產(chǎn)生同步脈沖（Sync）、顯示后沿（Backporch）、顯示時(shí)序段（Displayinterval）和顯示前沿（Frontporch）四個(gè)部分。其中場頻定義了顯示的刷新頻率，指定場頻后所要掃描的行數(shù)指定了水平回掃頻率即行頻。幾種常用模式的時(shí)序參數(shù)如表2.1所示。圖2.2VGA時(shí)序參考圖表2.1VGA時(shí)序參考表圖像模式行時(shí)序（ps）場頻（1ines）TpwTbpTdispTfPTpwTbp卩dispTfp1024*768XGA(75Hz)1.22.2130.232876811024*768XGA(60Hz)2.12.515.80.4629768380

23、0*600XGA(60Hz)3.22.2201.04236001800*600XGA(75Hz)2.03.820.30.53164801ISE工具概述隨著計(jì)算機(jī)軟件、硬件和集成電路制造技術(shù)的飛速發(fā)展，數(shù)字電路硬件設(shè)計(jì)復(fù)雜程度的快速增長，以及產(chǎn)生的設(shè)計(jì)成果可繼承性的需要，對數(shù)字電子系統(tǒng)的設(shè)計(jì)方法產(chǎn)生了極大的影響，傳統(tǒng)的以中小規(guī)模集成電路為基礎(chǔ)模塊、以電路圖為表達(dá)方式的數(shù)字電子系統(tǒng)的設(shè)計(jì)方法正逐步被EDA技術(shù)的設(shè)計(jì)方法所取代。3.1硬件描述語言硬件描述語言（HDL,HardwareDescriptionLanguage）是EDA技術(shù)的重要組成部分，常用的硬件描述語言有VHDL、Verilog、AB

24、EL等。VHDL是EDA技術(shù)的主流硬件描述語言之一，也是本文設(shè)計(jì)所采用的硬件描述語言。311VHDL的發(fā)展VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本IEEE-1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以提供VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域逐步取代了原有的各種非標(biāo)準(zhǔn)硬件描述語言。1993年，IEEE對VHDL進(jìn)行了修訂，

25、從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，并公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本（簡稱93版）?，F(xiàn)在，VHDL和VerilogHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域已成為事實(shí)上的通用硬件描述語言。3.1.2VHDL的特點(diǎn)VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分）。在對一個(gè)設(shè)計(jì)實(shí)體定

26、義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來，VHDL語言主要具有以下優(yōu)點(diǎn)：（1）VHDL語言功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL語言設(shè)計(jì)方法靈活多樣，既支持自頂向

27、下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。（2）VHDL語言具有強(qiáng)大的硬件描述能力VHDL語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便給硬件描述帶來較大的自由度。（3）VHDL語言具有很強(qiáng)的移植能力對于同一個(gè)硬件電路的VHDL語言描述，它

28、可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。（4）VHDL語言的設(shè)計(jì)描述與器件無關(guān)采用VHDL語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣，設(shè)計(jì)人員可以集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。（5）VHDL語言程序易于共享和復(fù)用VHDL語言采用基于庫（library）的設(shè)計(jì)方法。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。3.1.3VHDL程序基本結(jié)構(gòu)

29、一般的VHDL程序可以由實(shí)體（Entity）、結(jié)構(gòu)體（Architecture）、配置（Configuration）、程序包和程序包體（Package）以及庫（Library）5個(gè)部分組成，它們是VHDL程序的設(shè)計(jì)單元。其中實(shí)體、配置和程序包屬于初級設(shè)計(jì)單元，主要的功能是進(jìn)行端口、行為、函數(shù)等的定義。結(jié)構(gòu)體和程序包體是次級設(shè)計(jì)單元，包含了所有行為以及函數(shù)的實(shí)現(xiàn)代碼。其中，程序包和程序包體又屬于公用設(shè)計(jì)單元，即它們是被其他程序模塊調(diào)用的。庫則是一批程序包的集合。圖3.1所示為VHDL程序設(shè)計(jì)單元之間的關(guān)系。實(shí)體ConfigurationcfgfordemoisEntitydemoisEndEnt

30、itydemo.配置程序包PackagepkgisEndPackagepkg.程序包體結(jié)構(gòu)體調(diào)用門PackageBodypbisArchitecturearchofdemois1、11.11EndPackageEndEntitydemo.111Bodypkg.i_初級設(shè)計(jì)單元次級設(shè)計(jì)單元圖3.1VHDL程序設(shè)計(jì)單元關(guān)系圖無論是復(fù)雜的還是簡單的數(shù)字模塊，用VHDL來描述都至少需要包括兩個(gè)部分，即實(shí)體申明（EntityDeclaration）和結(jié)構(gòu)體（Architecture）。其中實(shí)體申明用于說明模塊的端口，而結(jié)構(gòu)體用于描述模塊的功能。3.1.4VHDL語言的使用（1）實(shí)體的申明方法實(shí)體是設(shè)計(jì)的

31、基本模塊和設(shè)計(jì)的初級單元，在分層次設(shè)計(jì)中，頂層有頂級實(shí)體，含在頂級實(shí)體中的較低層次的描述為低級實(shí)體，通過配置可把頂層實(shí)體和底層實(shí)體連接起來。實(shí)體語句用關(guān)鍵詞ENTITY開頭，實(shí)體名rsff是描述的符號名，在結(jié)束實(shí)體語句的ENDrsff之間，實(shí)體語句可以用關(guān)鍵詞BEGIN把實(shí)體語句分成兩部分：即BEGIN之前是實(shí)體說明，BEGIN之后是實(shí)體語句。在ENTITY語句的實(shí)體說明部分，常用PORT付語描述實(shí)體對外界連接的端口（數(shù)目、方向和數(shù)據(jù)類型）。實(shí)體rsff有4個(gè)端口，Set/Reset是輸入IN模式，Q/QB是輸出BUFFER（緩沖）模式，都為BIT類型。實(shí)體描述的格式如下：ENTITY實(shí)體名I

32、SGENERIC（常數(shù)名：數(shù)據(jù)類型:設(shè)定值；常數(shù)名：數(shù)據(jù)類型：設(shè)定值）；PORT（端口名：端口模式數(shù)據(jù)類型；端口名：端口模式數(shù)據(jù)類型）；ENDENTITY實(shí)體名；其中，GENERIC是用于說明設(shè)計(jì)實(shí)體和其外部環(huán)境通信的對象，規(guī)定端口的大小、實(shí)體中子元件的數(shù)目、實(shí)體的延時(shí)特性等。只能用整數(shù)類型表示，如整型、時(shí)間型等，其他類型的數(shù)據(jù)不能邏輯綜合。格式如下：GENERIC（CONSTANT屬性名稱:IN子類型標(biāo)識:=靜態(tài)表達(dá)式,）;PORT關(guān)鍵字用于定義模塊的端口，它的格式如下：PORT（SIGNAL端口名稱:方向類型標(biāo)識BUS:=靜態(tài)表達(dá)式,SIGNAL端口名稱:方向類型標(biāo)識BUS:=靜態(tài)表達(dá)式,

33、SIGNAL端口名稱:方向類型標(biāo)識BUS:=靜態(tài)表達(dá)式）;SIGNAL：SIGNAL是關(guān)鍵字，但是由于PORT之后必須是信號類，所以一般可以將SIGNAL關(guān)鍵字省略。端口名稱：是該端口的標(biāo)識，通常由英文字母和數(shù)字組成，但是必須是英文字母打頭。方向：定義了端口是輸入還是輸出，如IN、OUT。表明端口方向的關(guān)鍵字如表3.1所示。表3.1端口方向關(guān)鍵字說明表關(guān)鍵字意義IN輸入，信號從此端口輸入模塊OUT輸出，信號從模塊的此端口輸出INOUT雙向端口，既可以輸入也可輸出BUFFER輸出端口，此信號模塊可再用LINKAGE不指定方向，無論哪個(gè)方向都可以連接類型標(biāo)識：說明流過該端口的數(shù)據(jù)類型，常用的數(shù)據(jù)類

34、型有BIT（位）、BIT_VECTOR（位向量）、BOOLEAN（布爾型）和INTEGER（整數(shù)型）4種。BUS關(guān)鍵字：在該端口和多個(gè)輸出端相連的情況下使用。（2）結(jié)構(gòu)體的描述方法結(jié)構(gòu)體描述實(shí)體的行為功能，一個(gè)實(shí)體可以有多個(gè)結(jié)構(gòu)體。結(jié)構(gòu)體是一個(gè)基本設(shè)計(jì)單元，它具體地指明了所設(shè)計(jì)模塊的行為、元件及內(nèi)部的連接關(guān)系，也就是定義了設(shè)計(jì)單元具體的功能。結(jié)構(gòu)體對其基本設(shè)計(jì)單元的輸入/輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。不同的描述方式只體現(xiàn)在描述語句上，而結(jié)構(gòu)體的結(jié)構(gòu)是完全一樣的。由于結(jié)構(gòu)體是對實(shí)體功能的具體描

35、述，因此它一定要跟在實(shí)體的后面。結(jié)構(gòu)體的格式如下：ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名IS定義語句BEGIN并行處理語句END結(jié)構(gòu)體名;定義語句用于對結(jié)構(gòu)體內(nèi)部所使用的信號、常數(shù)、數(shù)據(jù)類型和函數(shù)等進(jìn)行定義。信號定義和端口說明的語句一樣，應(yīng)有信號名和數(shù)據(jù)類型的說明。并行處理語句具體地描述了結(jié)構(gòu)體的行為及其連接關(guān)系，它們都可并行執(zhí)行。VHDL結(jié)構(gòu)體描述常常用到3種語句結(jié)構(gòu)：PROCESS語句結(jié)構(gòu)、BLOCK語句結(jié)構(gòu)和子程序結(jié)構(gòu)。在本設(shè)計(jì)中主要用到了PROCESS語句結(jié)構(gòu)。PROCESS語句結(jié)構(gòu)是一種并發(fā)處理語句，在一個(gè)結(jié)構(gòu)體中多個(gè)PROCESS語句可以同時(shí)并行運(yùn)行（相當(dāng)于多個(gè)CPU同時(shí)運(yùn)作）

36、。PROCESS語句是VHDL語言中描述硬件系統(tǒng)并發(fā)行為的最基本語句。PROCESS語句的格式如下：進(jìn)程名:PROCESS（信號1,信號2,）BEGINENDPROCESS;（3）庫庫（Library）是經(jīng)編譯后的數(shù)據(jù)的集合，它存放包集合申明、實(shí)體申明、構(gòu)造體申明和配置定義。它的功能類似于UNIX和MS-DOS操作系統(tǒng)中的目錄，在VHDL中，庫的說明總是放在設(shè)計(jì)單元的最前面.在VHDL中可以存在多個(gè)不同的庫，但是庫和庫之間是獨(dú)立的，不能互相嵌套。申明庫的格式如下：LIBRARY庫名;在VHDL語言中存在的庫大致可以歸納為5種：IEEE庫、STD庫、ASIC矢量庫、用戶定義庫和WORK庫。本設(shè)計(jì)

37、主要用到了IEEE庫。在IEEE庫中的“STD_LOGIC_1164”包集合是IEEE正式認(rèn)可的標(biāo)準(zhǔn)包集合?，F(xiàn)在有些公司提供的包集合如“STD_LOGIC_ARITH”、“STD_LOGIC_UNSIGNED”等，盡管沒有得到IEEE的承認(rèn)，但是仍匯集在IEEE庫中。在使用IEEE庫前首先要進(jìn)行說明，格式為：USE庫名.包集合名.項(xiàng)目名;如果項(xiàng)目名為ALL,則表示包集合中的所有項(xiàng)目都要使用，例如：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.ALL;USEWORK.STD_ARITH.ALL;庫說明語句的作用范圍從一個(gè)實(shí)體說明開始到它所屬的構(gòu)造體

38、、配置結(jié)束為止。當(dāng)一個(gè)源程序出現(xiàn)兩個(gè)或兩個(gè)以上的實(shí)體時(shí)，兩條作為使用庫的說明語句就在每個(gè)實(shí)體說明語句前重復(fù)書寫。例如，在一個(gè)VHDL文件中定義兩個(gè)實(shí)體，庫的申明如下：-第一個(gè)實(shí)體的庫申明LIBRARYIEEE;USEIEEE.STD_LOGIC_1644.ALL;-第一個(gè)實(shí)體申明ENTITYent1isENDent1;-第一個(gè)實(shí)體的結(jié)構(gòu)體ARCHITECTUREarch1ofent1isENDarch1;-第一個(gè)實(shí)體的配置CONFIGURATIONcfg1ofent1isENDcfg1;-第二個(gè)實(shí)體的庫申明LIBRARYIEEE;USEIEEE.STD_LOGIC_1644.ALL;-第二個(gè)實(shí)

39、體申明ENTITYent2isENDent2;-第二個(gè)實(shí)體的結(jié)構(gòu)體ARCHITECTUREarch2ofent2is3.2ISE使用方法ISE的主要功能ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成CPLD/FPGA的設(shè)計(jì)流程無需借助任何第三方EDA軟件。下面簡要說明各功能的作用：設(shè)計(jì)輸入：ISE提供的設(shè)計(jì)輸入工具包括用于HDL代碼輸入和查看報(bào)告的ISE文本編輯器(TheISETextEditor)，用于原理圖編輯的工具，用于生成IPCore的CoreGenerator，用于狀態(tài)機(jī)設(shè)計(jì)的StateCAD以及用于約束文件編輯的Constr

40、aintEditor等。綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時(shí)還可以內(nèi)嵌MentorGraphics公司的LeonardoSpectrum和Synplicity公司的Synplify，實(shí)現(xiàn)無縫鏈接。仿真：ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具HDLBencher，同時(shí)又提供了使用ModelTech公司的Modelsim進(jìn)行仿真的接口。實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí)序分析、管腳指定以及增量設(shè)計(jì)等高級功能。下載：下載功能包括了BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了IMPACT，功能是進(jìn)行芯片配置和通信，

41、控制將程序燒寫到FPGA芯片中去。ISE的使用方法(1)創(chuàng)建工程用ISE完成一個(gè)HDL設(shè)計(jì)的仿真，必須建立一個(gè)ISE工程。啟動(dòng)ISE，單擊菜單【File】/【NewProject】,就會(huì)出現(xiàn)對應(yīng)的“CreateNewProject”窗口。單擊“CreateNewProject”窗口上的【Next】按鈕，彈出“DeviceProperties”的窗口。直接單擊【Next】進(jìn)入下一步，一直點(diǎn)擊【Next】直到【Finish】完成。完成后在Sources窗口中顯示工程文件夾以及工程所用芯片。右擊可以新建文件，添加已經(jīng)寫好的文件，添加文件并復(fù)制該文件到工程文件夾中。新建文件的類型，不同的類型有著不同的

42、功能和意義。選擇“VHDLModule”類型，輸入一個(gè)名字點(diǎn)擊【Next】，進(jìn)入下一級的添加實(shí)體端口，輸入端口名和端口的類型及位數(shù)點(diǎn)擊【Next】，- -就進(jìn)入了最后的Summary窗口，上面給出了該文件的概要。輸入要運(yùn)行的程序，這樣一個(gè)工程就建立完成了。（2）編譯代碼編寫好后，點(diǎn)擊保存，然后檢查看編寫代碼是否有錯(cuò)誤，如圖3.2所示，Synthesize-XST,CheckSyntax，點(diǎn)擊檢查后是綠色的勾，則代碼沒有錯(cuò)誤，可以進(jìn)行下一步功能仿真。|Ertrar3兀匙一註星二三=:_*?.一二冷黑%幷一窈_3D31ifnds-slerit4.DO.nd.二110th亡兀32itnurd=IDt

43、hennirrf=n0nJ33alssnmd.5mr芒+134endifr35endIT:3百endpTocesa;3了3BPIDM-33(IMTp3：I犯ifuiLSi=tbejLgzbp-grhxrelaifjurd=01chengrfepSDCl；：1r5Delsefsl=fsl4It51endif;52udif;53ei：apraceas;54procesa(clk-|55t：eQiinB6Ifrclk1evenrandclk=1then57itcc29theracci3tsloc!i.dprojectftkvLd圖3.2代碼的編譯（3）行為（功能）仿真同樣在Sources區(qū)域右鍵添加

44、NewSource如圖3.3所示，添加圖形仿真文件:ttsfl：dJiTil-MiM.ttfciLia禪,Si.wnlrHanHwrardiy丄罰M)B_C0HlroJlerJcir95500e-4pq2D&K:3i*9a_c口觸qIIm-Bohdviaral(也必_丄口朮口圖3.3添加圖形仿真文件選擇測試程序vga_controller，點(diǎn)【Next】，【Finish】，雙擊測試文件，到如圖3.4所示界面：*SEProjectNavigator(P.49dJ-E:VGAAigacc!ntrollrrMM!-Brstvhd曰FilelEdilYiev/PtojeclSour匚亡ProcessT

45、aolsWindawLa崑口ut.Help制|僅血站劉峙叫咔介鼻心總七團(tuán)|日書皂曰e債滬氓、亍愛ffXHierarchyf+訶vgd.conUlerFJjic3&5ODe-4pq2DELiJnyg3_controJI&r-Behavioraligg_controlleirvhdQProcessK：vgB_CDntrDller-BehsviaraI-Deiig仃Sunifn日fy/Repoift1&Deig仃Utilities琴UserConstraintsSytithizja-XSTL囪ViewRTL5chemfftic國ViewTechnoJogySchennatic:護(hù)蚣CheckSynt

46、ax:&GeneratePoit-Synthtsis-SimulatianModdPjImoJEni甲g0skmL|.FlIcsIIQLibr-uje：JE彳StrtBOBl82B3站B506B7B3陽90919293刖9596979899100aoi1021103101105106-J1|DE3ipiSinrarySyntheaiEed)昌*s：-5ccaitroiltr.vhd=1y圖3.4測試程序界面刪除此段程序，添加如圖3.5所示程序:.TSEPrKf?匸才i?卄口0XEjUt:Hitrarchy日0ProcessesLnnHincrocaw?？倀25t-behavior礪test-b

47、thavicr(te-LLvhd訶vgM_ctinlrDllerE-口xc3s&0&e-4pq20SVsBR皿疊SiilulliQTi組：LiTShhiSimulatortJ呂已hknFjd匸h已匚k卻rrtm怙上口BehavioralModelI藝塾5nvga_cainJETcLl=TECHTMAP(cl&c=elk,ndmdp=比日T5TF3#r=9f?rfc=b阻dui-tfga_CDfllrDllef-BehaviofallVg_controll&r.vhcpz-ncessteaii-wa.li1DX3.97ps?wall工口工3.97ns?pTccesspF=口cessg口丄EWaJ

48、.11DZSDwa.ll1DXSDendp=ctcess;jTStMrt亡JTiles0LlIx-U-Lt5tkhLR.STnf-sryagTETvkl.圖3.5修改程序界面雙擊SimulateBehaviouralModel，得到仿真波形，如圖3.6所示:r.；!5mi：F.4&dJ-EDaulLRLhjA同亡EdtView由ilacg|lmrLuc+iandItoEiT*占環(huán)WndowL即okHdpObj-acx=二屮百衣t上,I叵已ti:iskzL-Mu.nr-liULChXjndPracanHarnvp血35ldJ&pc_ilMj,?ljd_lijic_wililX訐n_l昨匚血尸白O

49、bjeaIM-ameMWuejhsPfa|3：eiAdkL0KpF-tr叫-ZTZrllilrjrlrlljgHE|遜ra.ru.loaoD!：El圖3.6波形編輯界面- -VGA顯示的設(shè)計(jì)4.1模塊結(jié)構(gòu)設(shè)計(jì)在ISE環(huán)境下用VHDL語言寫出VGA顯示器彩條信號發(fā)生器三種模式的產(chǎn)生過程，橫彩條、豎彩條、行同步、場同步所對應(yīng)的過程設(shè)計(jì)。通過外部撥動(dòng)開關(guān)SW0控制，產(chǎn)生三種模式的顯示變化。clk_50MHSVS圖4.1VGA控制電路時(shí)序產(chǎn)生原理框圖如圖4.1所示，為VGA控制電路時(shí)序產(chǎn)生原理框圖。elkdivid模塊為分頻電路，對50MHz系統(tǒng)時(shí)鐘進(jìn)行分頻產(chǎn)生50M/7Hz的像素時(shí)鐘。VGAeont

50、rol模塊為VGA顯示控制電路模塊，在像素時(shí)鐘的驅(qū)動(dòng)下首先產(chǎn)生行頻信號，而后對行頻信號進(jìn)行分頻產(chǎn)生58Hz場頻信號。4.2VHDL代碼設(shè)計(jì)由于VS與HS信號具有嚴(yán)格的時(shí)序匹配，即VS信號必須為HS信號的整數(shù)倍,以保證在場頻信號有效期間，能夠完整數(shù)行的掃描，利用對行頻信號進(jìn)行計(jì)數(shù)分頻來產(chǎn)生場頻信號。在模式控制開關(guān)的控制下，三基色信號分別在不同的模式下輸出不同的信號。表4.1為模式控制說明。表4.1VGA顯示控制器模式控制模式1SW0撥動(dòng)第一次豎彩條：黑青紅紫綠藍(lán)黃白模式2SW0撥動(dòng)第二次橫彩條：白黃青綠紫紅藍(lán)黑模式3SW0撥動(dòng)第三次棋盤格顯示模式模式開關(guān)：SW0上下?lián)軇?dòng)一次，產(chǎn)生高電平，改變顯示

51、模式，依次撥動(dòng)SW0,顯示模式在豎彩條模式、橫彩條模式和棋盤模式之間循環(huán)切換。豎彩條的產(chǎn)生：利用行頻產(chǎn)生計(jì)數(shù)器，分別在計(jì)數(shù)的不同時(shí)段賦予三基色信號不同的色彩信號。例如程序當(dāng)中行頻計(jì)數(shù)器029計(jì)數(shù)，當(dāng)計(jì)數(shù)器值03時(shí)，三基色信號賦予“111”；當(dāng)46計(jì)數(shù)時(shí)，三基色信號賦予“110”，如此類推，直到計(jì)數(shù)器值2123期間賦予三基色信號“000”，23以后進(jìn)行消隱以完成回掃過程。橫彩條的產(chǎn)生：例如場頻計(jì)數(shù)器0481計(jì)數(shù)，當(dāng)060計(jì)數(shù)時(shí)，三基色信號賦予“111”；當(dāng)61120計(jì)數(shù)時(shí)，三基色信號賦予“110”，如此類推，直到421479期間，三基色信號賦予“000”，479以后場頻信號變低，以進(jìn)行消隱，完成

52、回掃。棋盤格式顯示的產(chǎn)生：將以上兩種情況進(jìn)行異或，即相當(dāng)于將橫彩條和豎彩條進(jìn)行疊加即可產(chǎn)生棋盤格式顯示模式。程序中各引腳分配如表4.2所示。表4.1VGA顯示控制器引腳分配信號名及對應(yīng)板上資源信號名FPGA引腳分配全局時(shí)鐘elkP80模式控制（SWO）mdP43行頻hsP139場頻vsP138紅色分量1rP153紅色分量2rP152紅色分量3rP151綠色分量1gP150綠色分量2gP147綠色分量3gP146藍(lán)色分量1bvOP145藍(lán)色分量2bv1P144藍(lán)色分量3bP1404.3仿真驗(yàn)證本文在ISE14.4環(huán)境下對VGA顯示控制進(jìn)行仿真。仿真圖如圖4.2所示。- -zRtl仝trF-固N(yùn)a

53、me嗎elk3.卑indB旳hs團(tuán):+JVV6r2:09+丁二二弔jb2:0clk_periodValue101100000000010000pa11111I50,1100RE1150ns1111,l2:,/wwvwwwwwwwwwJwwwwwwwwwwwwsIvww圖4.2仿真圖- -結(jié)語近年來，隨著社會(huì)的發(fā)展，電子產(chǎn)品越來越多的進(jìn)入人們的生活和工作中，成為了我們生活中必不可少的一部分，隨著計(jì)算機(jī)的普及，以及電子設(shè)備之間相互溝通的更加頻繁，本論文實(shí)現(xiàn)VGA顯示完成了以下研究：在設(shè)計(jì)中采用了自頂向下的層次化、模塊化的設(shè)計(jì)思想，將VGA顯示控制劃分為多個(gè)子模塊，利用VHDL進(jìn)行了各個(gè)子模塊的設(shè)計(jì)

54、，并最終完成了VGA顯示的系統(tǒng)設(shè)計(jì)。為了更好的驗(yàn)證仿真結(jié)果的正確性，文中應(yīng)用了ISE軟件對設(shè)計(jì)的電路進(jìn)行仿真測試，由于某些參數(shù)的設(shè)置不成功，沒有能正確仿真出預(yù)先設(shè)計(jì)的波形指標(biāo)。從以上對VGA顯示控制的模擬仿真結(jié)果可以看出，整個(gè)波形不完全滿足VGA顯示控制的預(yù)計(jì)結(jié)果，但是由于個(gè)人水平有限，在短時(shí)間內(nèi)沒有設(shè)置成功。導(dǎo)致在設(shè)計(jì)中有很多不足之處沒有解決，同時(shí)在實(shí)際中運(yùn)用，一些理論完美化的設(shè)計(jì)需通過實(shí)際驗(yàn)證來判斷接口的順利傳輸。本人認(rèn)真進(jìn)行了課題的研究并完成了本論文，由于作者水平有限，論文中可能仍有錯(cuò)誤和不足之處，敬請大家批評指正。最后，感謝指導(dǎo)老師的關(guān)懷和細(xì)心的指導(dǎo)，感謝同學(xué)們的幫助。謝謝！- -主要

55、參考文獻(xiàn)夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程M.北京：北京航空航天大學(xué)出版社，2003.7田耕，徐文波編著.FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航M.北京：電子工業(yè)出版社，2005.6劉韜，樓興華主編.FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航M.北京：人民郵電出版社，2005.6劉福奇主編.FPGA嵌入式項(xiàng)目開發(fā)實(shí)戰(zhàn)M.北京：電子工業(yè)出版社，2009.4潘松，黃繼業(yè)，潘明主編.EDA技術(shù)實(shí)用教程VerilogHDL版M.北京：科學(xué)出版社，2008.11紀(jì)志成，高春能主編.FPGA數(shù)字信號處理設(shè)計(jì)教程一SystemGenerater入門與提高M(jìn).西安：西安電子科技大學(xué)出版社，2008.4宋萬杰，

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57、L設(shè)計(jì)電子線路M.北京：清華大學(xué)出版社,2004.4Xilinx公司主頁.Spartan-3EFPGAFamily：CompleteDataSheetEB/OL HYPERLINK HYPERLINK - -附錄附錄1VGA顯示設(shè)計(jì)程序Vga_controllor：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityvga_controllerisport(clk:instd_logic;md:instd_logic;-模式hs:outst

58、d_logic;-行頻vs:outstd_logic;-場頻r:outstd_logic_vector(2downto0);-紅色信號g:outstd_logic_vector(2downto0);-綠色信號b:outstd_logic_vector(2downto0);-藍(lán)色信號endvga_controller;architectureBehavioralofvga_controlleriscomponentcount6port(clk:instd_logic;ca:outstd_logic);endcomponent;componentvgaisport(clk,md:instd_log

59、ic;r,g,b:outstd_Logic_vector(2downto0);hs,vs:outstd_logic);endcomponent;signaltempclk:std_logic;beginxst1:count6portmap(clk,tempclk);xst2:vgaportmap(tempclk,md,r,g,b,hs,vs);endBehavioral;Vga：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityvgaisport(clk,md:i