1、選擇題大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（C）。AFPGA全稱為復(fù)雜可編程邏輯器件；BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（A）A.時(shí)序邏輯電路B.組合邏輯電C.雙向電路D.三態(tài)控制電路綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（D）是錯(cuò)誤的。綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基

2、本結(jié)構(gòu)相映射的網(wǎng)表文件；為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；綜合可理解為一種映射過(guò)程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中,正確的是（C）。FPGA全稱為復(fù)雜可編程邏輯器件；FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。以下關(guān)于狀態(tài)機(jī)的描述中正確的是（B）Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化

3、要領(lǐng)先一個(gè)時(shí)鐘周期Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)以上都不對(duì)目前應(yīng)用最廣泛的硬件描述語(yǔ)言是(B)。VHDLVerilogHDLC.匯編語(yǔ)言D.C語(yǔ)言7.一模塊的I/O端口說(shuō)明：“input7:0a;”，則關(guān)于該端口說(shuō)法正確的是(A)。輸入端口，位寬為8輸出端口，位寬為8輸入端口，位寬為7輸出端口，位寬為78.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入一綜合f一一適配一編程下載一硬件測(cè)試。正確的是(B)。功能仿真時(shí)序仿真邏輯綜合配置分配管腳B.C.D.下列標(biāo)識(shí)符中，(A)是不合法的標(biāo)識(shí)符。A9moonBState0CNot_Ack_0Dsignall下列語(yǔ)句中，

4、不屬于并行語(yǔ)句的是：(D)A.過(guò)程語(yǔ)句B.assign語(yǔ)句C.元件例化語(yǔ)句D.case語(yǔ)句已知“a=1bl;b=3b001;”那么a,b=(C)(A)4b0011(B)3b001(C)4b1001(D)3b101在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？(D)(A)if-else(B)case(C)casez(D)repeat在verilog語(yǔ)言中整型數(shù)據(jù)在默認(rèn)情況與(C)位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。(A)8(B)16(C)32(D)64大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是(C)FPGA全稱為復(fù)雜可編程邏輯器件；FPGA是基于乘

5、積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行，最后變量A中的值是(A)reg7:0A;A=2hFF;A8b0000_0011B8h03C8b1111_1111D8b11111111下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是(C)A、always(posedgeclk,negedgereset)if(reset)B、always(posedgeclk,reset)if(!reset)C、always(posedgeclk,negedgereset

6、)if(!reset)D、always(negedgeclk,posedgereset)if(reset)關(guān)于過(guò)程塊以及過(guò)程賦值描述中，下列正確的是(A)A、在過(guò)程賦值語(yǔ)句中表達(dá)式左邊的信號(hào)一定是寄存器類型；B、過(guò)程塊中的語(yǔ)句一定是可綜合的；C、在過(guò)程塊中，使用過(guò)程賦值語(yǔ)句給wire賦值不會(huì)產(chǎn)生錯(cuò)誤；D、過(guò)程塊中時(shí)序控制的種類有簡(jiǎn)單延遲、邊沿敏感和電平敏感。Verilog語(yǔ)言與C語(yǔ)言的區(qū)別，不正確的描述是(C)A、Verilog語(yǔ)言可實(shí)現(xiàn)并行計(jì)算，C語(yǔ)言只是串行計(jì)算；B、Verilog語(yǔ)言可以描述電路結(jié)構(gòu)，C語(yǔ)言僅僅描述算法；C、Verilog語(yǔ)言源于C語(yǔ)言，包括它的邏輯和延遲；D、Veril

7、og語(yǔ)言可以編寫測(cè)試向量進(jìn)行仿真和測(cè)試。11.下列模塊的例化正確的是(C)。Mydesigndesign(sin(sin),sout(sout);Mydesigndesign(.sin(sin),.sout(sout);Mydesigndesign(.sin(sin),.sout(sout););Mydesigndesign(.sin(sin);.sout(sout);下列關(guān)于VerilogHDL語(yǔ)言中模塊的例化說(shuō)法錯(cuò)誤的是(B)。在引用模塊時(shí)，有些信號(hào)要被輸入到引用模塊中，有些信號(hào)要從引用模塊中輸出在引用模塊時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接在引用模塊時(shí)可以用“.”符號(hào)，表明原模塊是定

8、義時(shí)規(guī)定的端口名，用端口名和被引用模塊的端口相對(duì)應(yīng)，提高程序的可讀性和可移植性在語(yǔ)句“Mydesigndesign(.port1(portl),.port2(port2);”中，被引用的模塊為Mydesign模塊下列VerilogHDL語(yǔ)言中寄存器類型數(shù)據(jù)定義與注釋矛盾的是(D)。reg3:0sat/sat為4位寄存器regcnt/cnt為1位寄存器reg0:3mymem0:63/mymem為64個(gè)4位寄存器的數(shù)組reg1:5dig/dig為4位寄存器下列關(guān)于非阻塞賦值運(yùn)算方式（如b=a;）說(shuō)法錯(cuò)誤的是（B）。塊結(jié)束后才完成賦值操作b的值立刻改變?cè)诰帉懣删C合模塊時(shí)是一種比較常用的賦值方式非阻塞

9、賦值符“=”與小于等于符“=”意義完全不同，前者用于賦值操作后者是關(guān)系運(yùn)算符，用于比較大小。下列關(guān)于阻塞賦值運(yùn)算方式（如b=a;）說(shuō)法錯(cuò)誤的是（A）。賦值語(yǔ)句執(zhí)行完后，塊才結(jié)束b的值在賦值語(yǔ)句執(zhí)行完后立刻就改變的在沿觸發(fā)的always塊中使用時(shí)，綜合后可能會(huì)產(chǎn)生意想不到的結(jié)果在“always”模塊中的reg型信號(hào)都采用此賦值方式在下列VerilogHDL運(yùn)算符中，屬于三目運(yùn)算符的是(C)。TOC o 1-5 h z&！=？：=當(dāng)a=2)?1:(a0)?2:0;012其他在VerilogHDL語(yǔ)言中的位拼接運(yùn)算符是(A)。A.B.C.()D.下面語(yǔ)句中，信號(hào)a會(huì)被綜合成(B)。reg5:0a;a

10、lways(posedgeclk)if(ss10)a15)a=30;寄存器觸發(fā)器連線資源其他下列程序段中無(wú)鎖存器的是(A.always(alord)beginif(al)q=d;endalways(alord)beginif(al)q=d;elseq1;endC)。B.always(alord)beginif(al)q=d;if(!al)q=!d;endalways(sel1:0oraorb)case(sel1:0)2b00:q=a;2b11;q=b;Endcaseend如果rega的值為8b10101011，則程序結(jié)束后，count的值是（）TOC o 1-5 h z4567多路選擇器簡(jiǎn)稱多

11、路器，它的輸入輸出端口情況是（）。多輸入，多輸出多輸入，單輸出單輸入，多輸出單輸入，單輸出填空題用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)?？删幊唐骷譃镕PGA和CPLD。隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。目前國(guó)際上較大的PLD器件制造公司有Altera和Xilinx公司。完整的條件語(yǔ)句將產(chǎn)生一組合電路，不完整的條件語(yǔ)句將產(chǎn)生時(shí)序電路。阻塞性賦值符號(hào)為_(kāi)，非阻塞性賦值符號(hào)為。有限狀態(tài)機(jī)分為Moore和Mealy兩種類型。EDA縮寫的含義為電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation）狀態(tài)

12、機(jī)常用狀態(tài)編碼有二進(jìn)制、格雷碼和獨(dú)熱碼VerilogHDL中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為$，預(yù)編譯指令首字符標(biāo)志為#?？删幊踢壿嬈骷膬?yōu)化過(guò)程主要是對(duì)璧度和資源的處理過(guò)程。大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟里、固IP和硬IPIEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言是verilogHDL和VHDL。Verilog語(yǔ)言規(guī)定的兩種主要的數(shù)據(jù)類型分別是wire（或net）和reg。程序模塊中輸入，輸出信號(hào)的缺省類型為wire（或net）Verilog語(yǔ)言規(guī)定了邏輯電路中信號(hào)的4種狀態(tài)，分別是0，1，X和Z。其中0表示低電平狀態(tài)，1表示高電平狀態(tài)，X表示不定態(tài)（或未知狀態(tài)），Z表示咼阻

13、態(tài)塊語(yǔ)句有兩種，一種是begin-end語(yǔ)句，通常用來(lái)標(biāo)志順序執(zhí)行的語(yǔ)句;一種是fork-join語(yǔ)句，通常用來(lái)標(biāo)志并行執(zhí)行的語(yǔ)句。寫出表達(dá)式以實(shí)現(xiàn)對(duì)應(yīng)電路的邏輯功能assignF二E幾XA&B)If!(C&D”)下面兩段代碼中信號(hào)in，q1，q2和q3的初值分別為0，1，2和3，那么經(jīng)過(guò)1個(gè)時(shí)鐘周期后，左側(cè)程序中q3的值變成0，右側(cè)程序中q3的值變成2。always(paedgeelk)beginq1l-in;q2=q1；q3=q2；endalways(posedgeelk)beginq1v=in；q2q3=q2；erd名詞解釋EDA2.ASIC專用集成電路RTL寄存器傳輸級(jí)FPGA現(xiàn)場(chǎng)可編

14、程門陣列SOPC可編程片上系統(tǒng)6.CPLD復(fù)雜可編程邏輯器件7.LPM參數(shù)可定制宏模塊庫(kù)EDA電子設(shè)計(jì)自動(dòng)化9.IEEE電子電氣工程師協(xié)會(huì)10.IP知識(shí)產(chǎn)權(quán)核11.ISP在系統(tǒng)可編程LUT:查找表HDL:硬件描述語(yǔ)言RTL：寄存器傳輸邏輯簡(jiǎn)答題簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別。非阻塞（non-blocking）賦值方式（b=a）:b的值被賦成新值a的操作,并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（blocking）賦值方式（b=a）:b的值立刻被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果

15、未知。簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？根據(jù)內(nèi)部結(jié)構(gòu)不同可分為摩爾型Moore狀態(tài)機(jī)和米里型Mearly狀態(tài)機(jī)兩種。摩爾型狀態(tài)機(jī)的輸出只由當(dāng)前狀態(tài)決定，而次態(tài)由輸入和現(xiàn)態(tài)共同決定；米里型狀態(tài)機(jī)的輸出由輸入和現(xiàn)態(tài)共同決定，而次態(tài)也由輸入和現(xiàn)態(tài)決定。狀態(tài)編碼主要有三種：連續(xù)二進(jìn)制編碼、格雷碼和獨(dú)熱碼。VerilogHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種自上而下的設(shè)計(jì)方法（Top-Down）自下而上的設(shè)計(jì)方法（Bottom-Up）綜合設(shè)計(jì)的方法簡(jiǎn)述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別答：從輸出的時(shí)序上看，Mea

16、ly機(jī)的輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的。Moore機(jī)的輸出則僅為當(dāng)前狀態(tài)的函數(shù)，在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘的到來(lái)，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化。Moore型狀態(tài)機(jī)：次態(tài)=彳（現(xiàn)狀，輸入），輸出=f（現(xiàn)狀）；Mealy型狀態(tài)機(jī)：次態(tài)=彳（現(xiàn)狀，輸入），輸出=f（現(xiàn)狀，輸入）；簡(jiǎn)述FPGA內(nèi)部主要結(jié)構(gòu)及其功能答：FPGA由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。大多數(shù)FPGA的I/O單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與I/O物理特性

17、;可以調(diào)整匹配阻抗特性，上下拉電阻;可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。查找表完成純組合邏輯功能。查找表完成純組合邏輯功能。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲(chǔ)結(jié)構(gòu)。布線資源連通FPGA內(nèi)部所有單元。簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟?包括五個(gè)步驟：、設(shè)計(jì)輸入：將設(shè)計(jì)的結(jié)構(gòu)和功能通過(guò)原理圖或硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)或編程，進(jìn)行語(yǔ)法或邏輯檢查，通過(guò)表示輸入完成，否則反復(fù)檢查直到無(wú)任何錯(cuò)誤。、邏輯綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過(guò)程，包括行為綜合，邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過(guò)程。、布局布線：將綜合生成的電路網(wǎng)表

18、映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文件的過(guò)程。、仿真：就是按照邏輯功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤的過(guò)程，包括功能仿真和時(shí)序仿真。、編程配置：將適配后生成的編程文件裝入到PLD器件的過(guò)程，根據(jù)不同器件實(shí)現(xiàn)編程或配置。簡(jiǎn)述CPLD和FPGA主要區(qū)別。答：CPLD：主要邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)和可編程連線陣列構(gòu)成。程序掉電不丟失。FPGA：FPGA中多使用4輸入的LUT,所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM,程序掉電丟失，需重新加載。EDA設(shè)計(jì)的基本設(shè)計(jì)過(guò)程。答：圖形輸入HDL;文本輸入；綜合;適配;時(shí)序仿真與功能仿真;編程下載;硬件測(cè)試.解

19、釋什么是功能仿真？綜合答：是直接對(duì)HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。仿真過(guò)程可不涉及任何具體器件的硬件特性。簡(jiǎn)述Verilog描述的狀態(tài)機(jī)的一般結(jié)構(gòu)包含哪幾個(gè)部分。答：說(shuō)明部分、主控時(shí)序進(jìn)程、主控組合進(jìn)程、輔助進(jìn)程。（1）說(shuō)明部分：使用parameter定義系統(tǒng)狀態(tài):用于描述狀態(tài)。（2）主控時(shí)序進(jìn)程：負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。（3）主控組合進(jìn)程：根據(jù)外部輸入的控制信號(hào)和當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向。（4）輔助進(jìn)程：用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程11.簡(jiǎn)述VerilogHDL

20、編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過(guò)在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同：、函數(shù)中不能包含時(shí)序控制語(yǔ)句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語(yǔ)句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個(gè)或任何多個(gè)端口，且可以定義input、output和inout端口。、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過(guò)output或inout端口來(lái)傳遞執(zhí)行結(jié)果。簡(jiǎn)

21、述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。CPLD與FPGA都是通用可編程邏輯器件，均可在EDA仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路設(shè)計(jì)，它們不同體現(xiàn)在以下幾方面：FPGA集成度和復(fù)雜度高于CPLD，所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)。、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而CPLD內(nèi)主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。、FPGA工藝多為SRAM、flash等工藝，掉電后內(nèi)信息消失，所以該類型需外配存儲(chǔ)器，而CPLD工藝多為EEPROM等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。、FPGA相對(duì)CPLD成本高，但都可以在內(nèi)都

22、鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。畫(huà)出下面程序綜合出來(lái)的電路圖。always(posedgeclk)beginq0=q2;q1=q0;q2=q1;end1)I)1)ClKCLK程序填空下面是case語(yǔ)句編寫的3-8譯碼器電路，將橫線上的語(yǔ)句補(bǔ)上，使程序形成完整功能moduledecoder38(sel,csout);reg7:0csout;always()begincase(3b000:csout=8b11111110;3b001:csout=8b11111101;3b010:csout=8b11111011;3b011:csout=8b11110111;3b100:csout=8b11101

23、111;3b101:csout=8b11011111;3b110:csout=8b10111111;3b111:csout=8b01111111;default:csout=8b11111110;endcaseendendmoduleinput2:0sel;output7:0csout;sel,csoutsel下面是通過(guò)case語(yǔ)句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語(yǔ)句補(bǔ)上，使程序形成完整功能modulemux41a(a,b,c,d,s1,s0,y);inputa,b,c,d;outputy;always(a,b,c,d,s1,s0)begin:MUX41case()2b00:y=a;2b01

24、:y=b;2b10:y=c;2b11:y=d;:y=a;endcaseendendmoduleinputs1,s0;regy;s1,s0default下面是通過(guò)循環(huán)語(yǔ)句實(shí)現(xiàn)程序，用以統(tǒng)計(jì)一個(gè)8位二進(jìn)制數(shù)中含1的數(shù)量將橫線上的語(yǔ)句補(bǔ)上，使程序形成完整功能。modulenum_1_e3_16(x,num);output3:0num;reg3:0num;input7:0 x;integeri;xif(xi)num=num+1;下面是程序功能是一個(gè)具有同步置1,異步清零0的D觸發(fā)器。端口說(shuō)明RST：異步清零CLK：時(shí)鐘輸入,SET：同步置1,EN:同步使能，D：數(shù)據(jù)輸入,Q:數(shù)據(jù)輸出modulee5_

25、3（RST,CLK,SET,EN,D,Q）;inputRST,CLK,SET,EN,D;regQ;always（）beginif（）Q=0;elseif（EN）beginif（）Q=1;elseQ=D;endendendmoduleoutputQ;posedgeCLKornegedgeRST!RSTSET對(duì)應(yīng)RTL圖完成Verilog程序。modulee5_6(set,D,clk,en,reset,Q);inputset,D,clk,en,reset;regQ;always()beginif(reset)elseif(set)elseif(en)endendmoduleoutputQ;pose

26、dgeclkorposedgeresetorposedgesetQ=0;Q=1;Q=b)?a:b;wire3:0max2=(c=d)?c:d;assignmax=(max1max2)?max1:max2;endmodule編寫一個(gè)帶異步清零、異步置位的D觸發(fā)器。端口：CLK為時(shí)鐘，D為輸入，CLK為清零輸入端，SET為置位輸入端Q輸出端。inoduleDFF1qn,set,reset):output,q,qn;inpucdfseT；,reset-;regqfqn;lu&ys(poedgeelko匚negedgeornegedgeceec)beginif(Preset)beginq=0;qn=l

27、relseif(1set)begin.q-1;qn=O;endeIsebeginqd;(in=*-(!;endendendmodule設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK:時(shí)鐘，RST:復(fù)位端，EN：時(shí)鐘使能端，LOAD:置位控制端，DIN:置位數(shù)據(jù)端；輸出端口：COUT:進(jìn)位輸出端，DOUT:計(jì)數(shù)輸出端mduleCNT10(CLK?RST3EN丄OAD:COUT,DOUT,DATA)：inputCLK;inputEN；inputRST;inputLOAD;input3:0DATft:output(3;0DOLT;outputCOUP;veg3:0Q1;regCOUT;assiqnDOUT=Qi;always(posedgeCLKornegedgeRSTbeginif(fRST)Q1o0;elseif(EN)beginifCLOAD)Di=DATA;elseif(Q19)Q1