1、EDA技術(shù)及應(yīng)用實驗項目講義_圖文天道酬勤心上秋草堂天道酬勤心上秋草堂第一部分基礎(chǔ)項目項目一QuartusII軟件初識一、項目目的1.初步認(rèn)識EDA設(shè)計軟件QuartusII的使用界面；2.了解QuartusII軟件的使用方法；二、項目設(shè)備及儀器1.計算機(jī)；2.QuartusIIEDA開發(fā)軟件；三、項目內(nèi)容初識QuartusII軟件使用界面，了解各菜單的功能及作用。1.1.初識（1）QuartusII軟件的快捷圖標(biāo)如圖1-1 所示。圖1-1（2）雙擊QuartusII軟件圖標(biāo)將打開QuartusII軟件的初始界面如圖1-2所 示。圖1-2QuartusII軟件界面如果程序沒有正常安裝licen

2、se許可文件，那么會彈出如圖1-3所示的對話框。圖中列出了三項內(nèi)容，分別是：Continueusingthesoftwarewithoutcompilationsupport繼續(xù)使用這個沒有編譯支持的軟件；若選這項，那么在編譯時將無法通過。1天道酬勤心上秋草堂天道酬勤心上秋草堂Performautomaticweblicenseretrieval通過網(wǎng)絡(luò)平臺自動運行、取 回許可文件；圖1-3Ifyouhaveavalidlicensefile,specifythelocationofyourlicensefile如果你有一個有效地許可文件，那么指定其所在的路徑。一般情況，我們選擇第三項，然后點

3、擊“OK”就會打開如圖1-4 所示的界面。圖1-4圖1-4也可以通過如下步驟打開：執(zhí)行“Tools”“l(fā)icensesetup”。（3）修改license許可文件。由于實驗室的QuartusII軟件是通過網(wǎng)絡(luò)安裝的，其license文件內(nèi)的物理地址都是統(tǒng)一的。要正常使用QuartusII軟件，就必須更改license文件的相關(guān)內(nèi)容。圖4右上角“l(fā)icensefile:”選項中的內(nèi)容為許可文件license.DAT的路徑：“c:altera81quartuslicense.DAT”。我們要修改的就是license.DAT文件中的內(nèi)容，于是先在上面講到的路徑下找到該文件，點擊右鍵，在“打開方式”中

4、選擇用記事本方式將license.DAT文件2天道酬勤心上秋草堂天道酬勤心上秋草堂打開，如圖1-5 所示。圖1-5license.DAT文件打開后如圖1-6 所示。圖1-6license.DAT文件內(nèi)容根據(jù)license.DAT文件下方的提示我們可以進(jìn)行設(shè)置。這里需要更改的只有兩個地方，圖1-6用鼠標(biāo)選中的內(nèi)容為：“HOSTID=00105cd0db72”，其意為計算機(jī)的客戶ID，也就是通常所說的物理地址。如上所講，由于實驗室采用的是網(wǎng)絡(luò)拷貝的安裝方法，使用的是同一臺母機(jī)的物理地址，而各臺計算機(jī)的物理地址不一樣，所以需要更改。確定本機(jī)的物理地址，方式有二。其一，圖1-5下方“NetworkIn

5、terfaceCard(NIC)ID”選項中所顯示的內(nèi)容：“00d6075b5d4”即為本機(jī)的物理地址；其二，點擊“開始”“運行(R)”,在彈出的“運行”命令對話框中輸入“cmd”，然后點擊“確認(rèn)”按鈕，將彈出“DOS”命令界面，并輸入命令：ipconfig/all,然后回車，將顯示本機(jī)的ip信息如圖1-7所示。圖1-7中“PhysicalAddress:00-0D-60-75-B5-D4”便是本機(jī)的物理地址，與方法一得到數(shù)據(jù)一致。將得到的物理地址替換license.DAT文件中的原物理地址，并保存。（這里建議大家講更改好的license.DAT文件另存到D盤自己的文件夾下，因為實驗室的計算機(jī)

6、是自動還原系統(tǒng)C盤的，若未另存，那么每次開機(jī)都得重新設(shè)置license.DAT文件中的數(shù)據(jù)）。3天道酬勤心上秋草堂天道酬勤心上秋草堂圖1-7ip地址屬性替換完license.DAT文件中的數(shù)據(jù)后，在圖1-4中，點擊右上角的“”按鈕，將新的license.DAT文件路徑添加到“l(fā)icensefile:”選項中，如圖1-8 所示。圖1-8license許可文件安裝對話框?qū)Ρ葓D1-4和圖1-8，可以發(fā)現(xiàn)界面發(fā)生了變化，原先空白的地方有了相關(guān)版本、有效期等信息。至此，QuartusII軟件才可以正常使用。為了方便使用，最好將更改好的license.DAT文件另存至其他不受系統(tǒng)保護(hù)的D盤自己的工作文件下

7、。（4）QuartusII軟件的常用菜單釋義。菜單中若某項后有“”，則表示點擊該選項后，將彈出一個對話框；菜單中若某項后有“”符號，則表示該選項還有子項。本講義中對常用的菜單選項將以號標(biāo)示。File菜單NewNew新建文件打開文件OpenOpenClose關(guān)閉文件NewProjectWizardWizard新建工程向?qū)? 天道酬勤心上秋草堂天道酬勤心上秋草堂OpenProjectProjectSaveProjectCloseProjectSave保存另存為當(dāng)前報告文件另存為文件屬性SaveAsAs打開已存在的工程MAX+PLUSII工程轉(zhuǎn)換保存工程關(guān)閉工程ConvertMAX+PLUSIIPr

8、ojectSaveCurrentReportSectionAsAsFilePropertiesPropertiesCreate/Update生成/更新生成HDL設(shè)計文件生成AHDL文件生成Verilog模板生成VHDL元件聲明Create生成符號文件CreateHDLDesignFileforCurrentFileCreateSymbolFilesforCurrentFileCreateAHDLIncludeFilesforCurrentFileCreateVerilogInstantiationTemplateFilesforCurrentFileCreateVHDLComponentDec

9、larationFilesforCurrentFileDesignFilefromSelectedBlockBlock從所選的塊生成設(shè)計文件從所選的塊更新設(shè)計文件生成SignlaTapII文件UpdateDesignFilefromSelectedBlockBlockCreateSignlaTapIIFilefromDesignInstance(s)CreateJAM,SVF,orISCFileFileCreate/UpdateIPSFileFileCreateSignalTapIIListFile生成SignlaTapII清單文件生成JAM,SVF,orISC格式的文件生成板級分支掃描文件從

10、管腳圖生成頂層設(shè)計文件生成/更新IPS文件CreateBoard-LevelBoundary-ScanFileFileExportExportPageSetupSetupPrintPreviewPrintPrint打印RecentFilesExitUndoRedoCutCopyPaste輸出CreateTop-LevelDesignFilefromPinPlannerPlannerConvertProgrammingFilesFiles頁面設(shè)置打印預(yù)覽最近打開過的文件編程下載文件轉(zhuǎn)換RecentProjects最近打開過的工程退出軟件Edit菜單撤銷恢復(fù)剪切復(fù)制粘貼全選5Delete刪除Sel

11、ectall天道酬勤心上秋草堂天道酬勤心上秋草堂FindFindFindNext查找查找下一個FindMatchingDelimiter查找匹配的去限器替換ReplaceReplaceGoToTo跳轉(zhuǎn)到IncreaseIndent增加縮進(jìn)量DecreaseIndent減少縮進(jìn)量InsertFileFile插入文件插入模板InsertTemplateTemplateToggleBookmark設(shè)置書簽JumpToNextBookmark跳轉(zhuǎn)至下一書簽處JumpToPreviousBookmark跳轉(zhuǎn)至前一個書簽處ClearAllBookmarks清除所有的書簽ReplaceTabsWithSpa

12、ces用空格替換跳格View菜單UtilityWindowsNodeFinderTclConsole窗口實體工程項目導(dǎo)航欄節(jié)點查找ProjectNavigatorTcl控制臺Messages信息欄Status狀態(tài)欄ChangeManager改動信息管理Tasks任務(wù)欄FullScreenWordWrap全屏字套ShowLineNumbers顯示行標(biāo)ShowIndentationGuide豎向?qū)R提示ShowWhiteSpace顯示空格Project菜單AddCurrentFiletoProject將當(dāng)前文件添加至工程Add/RemoveFilesinProjectProjectRevision

13、sRevisions版本信息復(fù)制工程復(fù)位工程導(dǎo)入數(shù)據(jù)庫輸出數(shù)據(jù)庫導(dǎo)入設(shè)計分割輸出設(shè)計分割6CopyProjectProject共工程中添加/移除文件RestoreArchivedProjectProjectImportDatabaseDatabaseExportDatabaseDatabaseImportDesignPartitionPartitionExportDesignPartitionPartition天道酬勤心上秋草堂天道酬勤心上秋草堂GenerateBottom-UpDesignPartitionScriptsScriptsGenerateTclFileforProjectProj

14、ectOrganizeQuartusIISettingsFileHardCopyUtilitiesLocate生成Tcl文件生成早期電源估測文件QuartusII初始化設(shè)置GeneratePowerPlayEarlyPowerEstimatorFile生成底層設(shè)計分割腳本硬件復(fù)制實體位于結(jié)構(gòu)組織SetasTop-LevelEntity設(shè)置為頂層實體HierarchyAssignments菜單DeviceDevice器件Pins管腳TimingAnalysisSettingsSettingsEDAToolSettingsSettingsSettingsSettings設(shè)置經(jīng)典時序分析向?qū)蝿?wù)編輯

15、器管腳配置刪除任務(wù)降低任務(wù)注解任務(wù)導(dǎo)入任務(wù)輸出任務(wù)任務(wù)分組時間分析圖邏輯鎖存器窗口設(shè)計分割窗口時間分析設(shè)置EDA第三方工具設(shè)置ClassicTimingAnalyzerWizardWizardAssignmentEditorPinPlannerRemoveAssignmentsAssignmentsDemoteAssignmentsAssignmentsImportAssignmentsAssignmentsExportAssignmentsAssignmentsTimingClosureFloorplanBack-AnnotateAssignmentsAssignmentsAssignmen

16、t(Time)GroupsGroupsLogicLockRegionsWindowDesignPartitionsWindowProcessing菜單StopProcessingStartCompilationAnalyzeCurrentFileStart停止處理過程開始編譯分析當(dāng)前文件更新存儲器的初始化文件開始編譯和仿真生成功能仿真網(wǎng)絡(luò)表開始編譯報告UpdateMemoryInitializationFileCompilationReportStartCompilationandSimulationStartSimulationSimulationDebugSimulationReport開

17、始仿真仿真調(diào)試仿真報告GenerateFunctionalSimulationNetlist7天道酬勤心上秋草堂天道酬勤心上秋草堂CompilerToolSimulatorTool編譯工具仿真工具經(jīng)典時序分析工具電源分析工具運行EDA仿真工具運行EDA時序分析工具瀏覽設(shè)計空間時間隊列分析芯片核編輯器ClassicTimingAnalyzerToolPowerPlayPowerAnalyzerToolTools菜單RunEDASimulationToolRunEDATimingAnalysisToolLaunchDesignSpaceExploreTimeQuestTimingAnalyzerA

18、dvisors顧問設(shè)計分割器SignalTapII邏輯分析內(nèi)部系統(tǒng)存儲器編輯器邏輯分析界面編輯器內(nèi)部系統(tǒng)源及探測編輯器ChipPlanner(FloorplanandChipEditor)DesignPartitionPlannerNetlistViewers網(wǎng)絡(luò)表瀏覽器SignalTapIILogicAnalyzerLogicAnalyzerInterfaceEditorSignalProbePinsPinsProgrammerSOPCBuilderTclScriptsScriptsCustomizeCustomizeOptionsOptionsLicenseSetupSetupIn-Sys

19、temMemoryContentEditorIn-SystemSourcesandProbesEditor信號探測管腳編程下載MegaWizardPlug-InManagerManagerSOPC生成器Tcl腳本用戶自定義操作選項宏模塊管理器License許可文件設(shè)置（5）快捷工具欄介紹。工具欄上的每一個按鈕都對應(yīng)于菜單欄里的某一項，QuartusII軟件的主工具欄按鈕如圖1-9所示。圖1-9主工具欄用原理圖輸入法設(shè)計如圖1-10所示的邏輯電路。2.2.用原理圖輸入法設(shè)計如圖8工程導(dǎo)航 欄設(shè)置任務(wù)編輯器管腳編輯器芯片編輯器停止處理過程開始經(jīng)典時序分析開始分析與綜合開始編譯開始時間隊列分析時間隊

20、列分析器波形仿真分析編譯報告編程下載SOPC生成器幫助天道酬勤心上秋草堂天道酬勤心上秋草堂圖1-10邏輯電路圖（1）建立工程項目QuartusII軟件的使用都是以工程項目為管理對象的。不管是原理圖輸入法還是文本輸入，如VHDL、VerilogHDL或AHDL等，都先建工程文件（后綴為*.qpf）， 然后再建相應(yīng)的編輯文件。圖1-11新建工程步驟一注意：在建工程之前，我們要先在工作盤（一般為D盤）下建立一個用戶自己，、，的文件夾的文件夾，因為QuartusII軟件不允許將工程軟件不允許將工程、設(shè)計文件等資料直接存在根目錄下設(shè)計文件等資料直接存在根目錄下，。今后的學(xué)習(xí)可以在myeda文件夾內(nèi)再建一

21、些子故在此先建文件夾并取名為myedamyeda。今后的學(xué)習(xí)可以在文件夾。執(zhí)行“File”“NewProjectWizard”命令建立工程，打開如圖11所示的界面。單擊“NEXT”按鈕，如圖1-12所示，圖中有三個地方需要設(shè)置。第一，該空所填內(nèi)容為“工程所在的路徑”，此處為D:myedaproject1。project1為我們先前所建文件夾myeda下的一個子文件夾。本設(shè)計所建的工程、文件都將存入project1子文件夾內(nèi)。第二，該空所填內(nèi)容為本設(shè)計工程的工程名，此處取設(shè)計工程為RSCFQ。工程9 天道酬勤心上秋草堂天道酬勤心上秋草堂建完后，將在project1子文件夾內(nèi)生成一個完整名為RSC

22、FQ.qpf的工程文件，后綴“*.qpf”表示為工程文件。 第三，一般要求該空與第二空所填內(nèi)容一致，意為該工程的頂層設(shè)計實體。圖1-12 新建工程步驟二圖1-13新建工程步驟三添加所選文件添加所有所選文件移除文件屬性往上移動往下移動圖1-14新建工程步驟四單擊“NEXT”按鈕，此時，如果工程存放的路徑不存在，即文件夾project110天道酬勤心上秋草堂天道酬勤心上秋草堂未曾建好，那么將彈出如圖1-13所示的提示界面。點擊“是”按鈕，系統(tǒng)將自動建立project1文件夾，使工程存放路徑D:myedaproject1存在。若D:myedaproject1已經(jīng)存在，那么會直接彈出如圖1-14所示的

23、界面。若原來已經(jīng)有某些設(shè)計文件，則可以在圖1-14中點擊“”按鈕查找欲添加文件的路徑，然后點擊“Add”按鈕即可將其添加進(jìn)本設(shè)計工程項目內(nèi)。單擊“NEXT”按鈕，彈出如圖1-15 所示的界面。本機(jī)所含Cyclone系列芯片列表圖1-15 新建工程步驟五圖1-16新建工程步驟六圖1-15所示為FPGA器件選擇界面。在“Family”下拉框中所列是本計算所安裝好的FPGA器件系列表單，我院EDA實驗室的實驗設(shè)備所用的便是Cyclone系列芯片?！癟argetdevice”選項中有兩項，其一“AutodeviceselectedbytheFitter”意指若用戶不指定具體的芯片，那么“Fitter”

24、將自動為之選擇一塊芯片與之相匹11天道酬勤心上秋草堂天道酬勤心上秋草堂配。其二“SpecificdeviceselectedinAvailabledeviceslist”意指在有效器件列表中選由用戶選擇一片特定的芯片。圖15所示的便是該選項，此時在“Availabledevices”列表里選擇了“EP1C3T1144C8”這片實驗箱所用的芯片。單擊“NEXT”按鈕，彈出如圖1-16所示的界面。該界面主要是用來選擇第三方EDA工具。本設(shè)計不需要其他EDA工具，故直接點擊“NEXT”按鈕，彈出如圖1-17所示 的界面。圖1-17新建工程步驟七圖圖1-18新建文件對話框該界面主要是對前面的一些操作信

25、息進(jìn)行概括、總結(jié)和集中，在此可以看出設(shè)計工程的路徑、工程名、頂層實體名、包含文件的數(shù)量、器件系列及具體指定了哪種芯片等信息將一目了然。單擊“Finish”按鈕完成工程項目的建立。以上幾個步驟是一般的新建設(shè)計工程項目的流程。如果沒有要添加的文件、器件選擇也采取默認(rèn)方式，那么在圖1-12中，就可以直接單擊“Finish”按鈕來快速完成設(shè)計工程的新建步驟。（2）新建原理圖設(shè)計文件執(zhí)行“File”“New”命令，將彈出如圖1-18所示的界面。圖1-18所示的對話框列出了QuartusII軟件支持的文件類型，具體如表1所示(常用的以號標(biāo)示)。表1-1文件類型AHDLFileDesignFiles設(shè)計文件

26、BlockDiagram/SchematicFileEDIFFileStateMachineFileSystemVerilogHDLFileAHDL文件塊文件/原理圖文件EDIF文件狀態(tài)機(jī)文件系統(tǒng)帶有的HDL文件12天道酬勤心上秋草堂天道酬勤心上秋草堂TclScriptFileVerilogHDLFileVHDLFileMemoryFiles存儲文件Verification/De-bugingFiles驗證/調(diào)試文件Hexadecimal(Intel-Format)FileMemoryInitializationFileIn-SystemSourcesandProbesFileLogicAna

27、lyzerInterfaceFileSignalTapIILogicAnalyzerFileVectorWaveformFileAHDLIncludeFileOtherFiles其他文件BlockSymbolFileChainDescriptionFileSynopsysDesignConstraintsFileTextFileTcl腳本文件VerilogHDL文件VHDL文件十六進(jìn)（Intel格式）文件存儲器初始化文件系統(tǒng)內(nèi)部源及探測文件邏輯分析接口文件SignalTapII邏輯分析文件波形矢量仿真文件AHDL包含文件符號塊文件鏈描述文件Synopsys設(shè)計限制文件文本文件這里我們選擇“Bl

28、ockDiagram/SchematicFile”，即原理圖文件。點擊“OK”按鈕，將彈出如圖1-19所示的原理圖編輯界面。原理圖編輯界面中的工具欄介紹如圖1-20所示。原理圖編輯區(qū)圖1-19原理圖編輯界面圖1-20原理工具欄在原理圖編輯區(qū)中雙擊鼠標(biāo)左鍵，將彈出如圖1-21所示的器件符號插入對話13選擇部分線段橡皮筋功能直叫導(dǎo)管工具直角總線工具直角節(jié)點工具流程圖模塊插入原理圖元件文本工具選擇工具窗口分離工具縮放全屏查找向左轉(zhuǎn)90度垂直鏡像翻轉(zhuǎn)水平鏡像翻轉(zhuǎn)畫圓弧畫直線畫圓/橢圓畫矩形天道酬勤心上秋草堂天道酬勤心上秋草堂框。圖1-21中，“Libraries”選項下所列清單是QuartusII軟件

29、所帶的元件庫。主要分三種：megafunctions:強函數(shù)庫；others:主要是maxplus2的老式宏函數(shù)；primitives:基本庫，包括buffer、logic、other、pin和storage等5個常用元件庫。其中l(wèi)ogic庫中包含與門、或門、非門、異或門等最常用的邏輯門元件，pin庫中包含有輸入、輸出、雙向等端口符號。 注意：列表中的“+”符號表示還有子項目。圖1-21Symbol對話框?qū)τ趫D10所示的邏輯電路，主要用到了雙輸入的與非門（nand2）及輸入(input)、輸出端口(output)。通過點擊“primitives”“l(fā)ogic”“nand2”，可以找到與非門。如

30、果知道元件的在庫中的名字，可以直接在Symbol對話框的“Name:”選項中填入元件名，如“nand2”，則將出在右邊出現(xiàn)該元件的預(yù)覽圖，如圖1-22 所示。圖1-22查找與非門“nand2”若選中“Repeat-insertmode”復(fù)選框，那么可以多次在放入選中的元件，直14天道酬勤心上秋草堂天道酬勤心上秋草堂到點擊鼠標(biāo)右鍵結(jié)束。用類似的方式放置2個與非門（nand2）、2個輸入(input)端口和2個輸出(output)端口到原理圖編輯區(qū)，如圖1-23所示。連接各個元件符號。將鼠標(biāo)移到某個元件的引腳處，鼠標(biāo)將變成十字，然后點擊鼠標(biāo)左鍵拖動到要連接的另一個元的一端后，松開鼠標(biāo)左鍵即可連接這

31、兩個元 件。圖1-23元件全部連接完后如圖1-24 所示。圖1-24設(shè)定輸入、輸出引腳的變量名。用鼠標(biāo)雙擊任意一個需要改名的input元件或output元件，將彈出如圖1-25所示的對話框。在“Pinname(s):”選項中輸入元件名，如“a” ，然后點擊“確定”即可。圖1-25管腳名設(shè)置對話框同理，設(shè)置其他引腳信號名，最后如圖1-26所示。至此，邏輯電路的原理圖15天道酬勤心上秋草堂天道酬勤心上秋草堂繪制工作就結(jié)束了，執(zhí)行“File”“Save”命令將設(shè)計文件存盤，會彈出如圖1-27所示界面。在此需要注意兩點：其一，是千萬不要將復(fù)選框“Addfiletocurrentproject”前面的“

32、”去掉。這是因為只有選擇該復(fù)選框，才表示將該原理圖設(shè)計文件添加進(jìn)當(dāng)前的設(shè)計工程項目內(nèi)。不管是原理圖文件還是將來學(xué)到的VHDL文本文件都要包含在工程項目中才能正常編譯和仿真。其二，當(dāng)工程項目里只有一個文件（原理圖文件或文本文件）時，文件的存盤名要與工程項目名、頂層實體名三者都已致，此處為“RSCF”。原理圖的后綴是 “*.bdf”圖 1-26圖1-27 （3）編譯原理圖文件圖1-28執(zhí)行“StartCompilation”命令編譯是原理圖設(shè)計不可或缺的部分，只有經(jīng)過編譯，才能生成系統(tǒng)所需其他信16天道酬勤心上秋草堂天道酬勤心上秋草堂息。執(zhí)行“Processing”“StartCompilatio

33、n”命令進(jìn)行編譯，如圖1-28所示?；螯c擊主工具欄中的圖標(biāo)也可進(jìn)行編譯。編譯結(jié)束后，會出現(xiàn)對話框?qū)幾g過程中遇到的錯誤或警告情況提示。若有錯誤，那么會在信息欄里用紅色標(biāo)示出錯誤的類型、位置等信息；若有警告則會在信息欄里用藍(lán)色標(biāo)示出來。雙擊信息欄里的錯誤或警告信息，則會調(diào)回到原理圖編輯區(qū)內(nèi)出現(xiàn)錯誤或警告的相關(guān)位置，以方便用戶糾錯。圖1-29所示的是對話框顯示此次編譯結(jié)果為0個錯誤，4個警告。一般情況而 言，有少量的警告也是正常的，所以可以認(rèn)為編譯成功通過。圖1-29（4）常用文件類型表1-2對QuartusII軟件常用文件的類型進(jìn)行了分類。表1-2文件后綴*.qpf*.bdf*.vwf*.pin

34、*.tcl類型工程文件原理圖文件波形仿真文件管腳鎖定文件腳本文件文件后綴*.vhd*.v*.sof*.pof*.smfVHDL文件Verilog文件在下調(diào)試下載文件配置下載文件狀態(tài)機(jī)文件類型四、項目報告請根據(jù)設(shè)計過程中所得的數(shù)據(jù)、結(jié)果，在項目報告紙中撰寫項目報告，并針對設(shè)計過程中遇到的問題進(jìn)行總結(jié)、分析。五、思考請問原理圖1-10所代表的邏輯電路功能是什么？并列出真值表及邏輯表達(dá)式。17天道酬勤心上秋草堂天道酬勤心上秋草堂項目二原理圖輸入法的基本應(yīng)用一、項目目的1.了解基本組合邏輯電路的原理及利用QuartusII軟件進(jìn)行設(shè)計的一般方法；2.熟悉QuartusII原理圖輸入法的設(shè)計流程，掌握編

35、輯、編譯和仿真的方法。二、項目設(shè)備及儀器1.計算機(jī)；2.QuartusIIEDA開發(fā)軟件；三、項目內(nèi)容根據(jù)表2-1所示的真值表實現(xiàn)其邏輯，并判斷為何功能？1.1.根據(jù)表表2-1輸入a 11b01010110輸出soco0001（1）根據(jù)數(shù)字電子技術(shù)的相關(guān)知識，化簡真值表可得so=ab+ab=abco=ab（2）打開EDA軟件，新建工程，存儲路徑為“D:myedaproject2”，工程名、頂層實體名為“halfadder”。（3）新建原理圖文件，存盤為“halfadder.bdf”。在原理圖編輯區(qū)內(nèi)根據(jù)邏輯表達(dá)式完成原理圖的輸入編輯。如圖2-1所示。圖2-1存盤時需要注意，不要去掉了復(fù)選框“A

36、ddfiletocurrentproject”前面的“”號，否則會出錯。（4）編譯。執(zhí)行“Processing”“StartCompilation”命令進(jìn)行編譯。若編譯結(jié)果存18天道酬勤心上秋草堂天道酬勤心上秋草堂在錯誤，要求根據(jù)信息欄里錯誤提示糾正錯誤，再進(jìn)行編譯，直到編譯成功為止。最后的結(jié)果可能存在幾個警告信息，屬于正常現(xiàn)象。編譯完好，系統(tǒng)會生成一個編譯報告，該報告概括了編譯的很多信息，如圖2-2 所示。圖2-2（5）波形仿真編譯檢查的是設(shè)計文件的語法（包括元器件連線的電氣性，文件類型、頂層實體等）是否正確無誤，而波形仿真是檢驗設(shè)計文件的邏輯功能是否如設(shè)計所期望的一致。所以波形仿真在下載至

37、硬件調(diào)試前也是一項非常重要的工作。新建波形文件。執(zhí)行“File”“New”命令，在打開的文件類型選擇對話框中選擇“Verification/De-bugingFiles”選項下的“VectorWaveformFile”類型。點擊“OK”按鈕后，將彈出如圖2-3所示的波形文件編輯器。節(jié)點區(qū)圖2-3插入仿真節(jié)點。在節(jié)點區(qū)（如圖2-3所示）內(nèi)，單擊鼠標(biāo)右鍵，如圖2-4所示，選擇“Insert”“InsertNodeorBus”菜單選項，將打開如圖2-5所示的界面。圖2-5是節(jié)點或總線插入的對話框，可以在“Name:”選項中填入欲插入節(jié)點的信號名；“Type:”為類型選項，有輸入、輸出、雙向等8種類型

38、；“Valuetype:”為數(shù)值類型；“Radix:”為進(jìn)制選項；“Buswidth:”為總線位寬選項；“Startindex:”19天道酬勤心上秋草堂天道酬勤心上秋草堂為開始的標(biāo)號。圖2-4但一般在仿真前就已經(jīng)進(jìn)行了編譯，從而系統(tǒng)已經(jīng)生成了相關(guān)的節(jié)點信息，不用在此輸入。此時單擊“NodeFinder”按鈕進(jìn)入到如圖2-6 所示的界面。圖2-5圖2-6為節(jié)點查找對話框，在過濾條件選項“Filter:”中選擇“all”，然后點擊“List”按鈕，將會發(fā)現(xiàn)在“NodeFound”選項里出現(xiàn)了原理圖的那幾個節(jié)點名，如圖2-7所示。在圖2-7中“NodeFound”選項里，選中需要仿真的節(jié)點，然后單擊

39、（單個移動至右邊“SelectedNodes:”）或（全部移動至右邊“SelectedNodes:”）按鈕。如果要取消某些已選擇地節(jié)點，則同樣可以通過單擊或按鈕，進(jìn)行撤銷選擇。在選擇完節(jié)點后，單擊“OK”，則會彈出如圖2-8所示的界面。圖2-8所示的是已經(jīng)添加好仿真信號節(jié)點的波形編輯器的界面。接下來的工作是要設(shè)置波形的柵格大小及仿真的終止時間。執(zhí)行“Edit”“GridSize”菜單命令，將打開設(shè)置柵格大小的界面，如圖2-9所示。在“Timeperiod:”選項中將默認(rèn)的10.0ns修改為30ns，之所以這樣，是因為一般地元件延時時間都在8ns15ns之間，若柵格大小不設(shè)置大點的話，那么有可能

40、引起信號的競爭冒險，從而在輸出信號端得到一些不希望出現(xiàn)的毛刺。20 天道酬勤心上秋草堂天道酬勤心上秋草堂圖 2-6圖 2-7圖2-821 天道酬勤心上秋草堂天道酬勤心上秋草堂圖2-9設(shè)置仿真結(jié)束時間，執(zhí)行“Edit”“EndTime”菜單命令，將會彈出如圖2-10 所示的對話框。圖2-10將“Time:”選項中的1us設(shè)置為2us或其它值，但需要注意的是不要將終止時間設(shè)置太大（一般不設(shè)置為s級），因為終止時間愈大，那么需要運行、存儲的數(shù)據(jù)量也將大大的增加，從而增加了計算機(jī)運行QuartusII軟件的資源開銷，影響計算機(jī)的運行速度，嚴(yán)重的話會造成死機(jī)。設(shè)置好柵格及終止時間后，就需要考慮如何設(shè)置仿

41、真信號。設(shè)置前，要了解仿真信號設(shè)置的各個按鈕，如表2-2所示。22 天道酬勤心上秋草堂天道酬勤心上秋草堂表2-2波形編輯器設(shè)置功能表圖標(biāo)功能分離工具選擇工具文本工具波形編輯工具縮放工具全屏顯示查找工具重置工具未初始化強未知強低電平強高電平圖標(biāo)高阻態(tài)弱未知弱低電平若高電平不關(guān)心取反計數(shù)設(shè)置時鐘信號設(shè)置任意值隨機(jī)值是否對齊到柵格排序功能 對于有真值表的輸入節(jié)點的信號設(shè)置，可根據(jù)真值表進(jìn)行?？梢园l(fā)現(xiàn)b信號是a信號的兩分頻。先選中a信號，然后點擊“時鐘信號設(shè)置”按鈕（圖標(biāo)），彈出如圖2-11所示的對話框?！癟imeperiod:”(時間周期)選項默認(rèn)的值為設(shè)置的柵格大小，此處為30ns，“Offset

42、”為偏移量，“Dutycycle”為占空比。對于a信號，我們采用默認(rèn)值即可，而b信號，為了滿足真值表的順序，必須為a信號的兩分頻，故周期應(yīng)為60ns，用同樣的方法可以設(shè)置。設(shè)置節(jié)點信號，一般只設(shè)置輸入節(jié)點，輸出節(jié)點不用設(shè)置，因為，輸出是隨著輸入而變化的。23 天道酬勤心上秋草堂天道酬勤心上秋草堂圖2-11設(shè)置完兩個輸入節(jié)點信號的值后，如圖2-12 所示。圖2-12設(shè)置好信號之后，就需要將波形文件存盤，執(zhí)行“File”“Save”菜單命令，將彈出如圖2-13所示的保存對話框。這里需要注意的也有兩點：其一，如果工程項目里只有一個原理圖文件需要仿真，即只有一個波形文件，那么波形文件的存盤時的名字要與

43、頂層實體名、工程名、對應(yīng)的原理圖文件名保持三者一致，否則在仿真將出現(xiàn)不知對哪個文件仿真的錯誤。這里的波形文件名依舊為“halfadder”，只不過系統(tǒng)會自動添加一個表示波形文件類型的后綴“*.vwf”。其二，不要去掉了復(fù)選框“Addfiletocurrentproject”前面的“”號，否則會出錯。24 天道酬勤心上秋草堂天道酬勤心上秋草堂圖2-13波形文件存好盤后，就要開始仿真。執(zhí)行“Processing”“StartSimulation”菜單命令，或單擊主工具欄的圖標(biāo)按鈕，將開始仿真。如果沒有問題，那么會彈出如圖2-14 所示的對話框表示仿真成功。圖2-14此時的仿真報告將顯示出仿真后的波

44、形圖，通過分析波形便可知道原理圖設(shè)計的邏輯電路是否正確。如圖2-15 所示。圖2-15可以看出這里存在了競爭冒險現(xiàn)象，要分析競爭冒險現(xiàn)象，就必須了解每個輸入信號傳輸過程中的延時情況，此時需要執(zhí)行延時分析。執(zhí)行“Processing”“ClassicTimingAnalyzerTool”或單擊析完好，將彈出如圖2-16所示的對話框。25 圖標(biāo)，將開始進(jìn)行經(jīng)典時序分析，分天道酬勤心上秋草堂天道酬勤心上秋草堂圖2-16單擊“確認(rèn)”按鈕，此時點擊如圖2-17所示的報告選項“tpd”，將彈出如圖2-18 所示的各個節(jié)點信號傳輸過程中的延時情況。圖 2-17圖2-18AB圖2-19從圖2-18中可以看出，

45、輸入節(jié)點a傳輸至輸出節(jié)點co的延遲時間為12.204ns，26 天道酬勤心上秋草堂天道酬勤心上秋草堂輸入節(jié)點b傳輸至輸出節(jié)點co的延遲時間為11.374ns?？梢姡煌男盘柟?jié)點，傳輸經(jīng)歷的延遲時間是不同的，從而就有可能在某處出現(xiàn)競爭冒險，所以在仿真所得的波形圖2-15中，我們看到了有一些毛刺的出現(xiàn)。分析波形，確認(rèn)設(shè)計的邏輯功能是否正確。分析時需要結(jié)合信號節(jié)點的延時來進(jìn)行，如在圖2-19中，A點看輸入節(jié)點的信號值，則不能也在A點看輸出值，必須在信號延遲后的B點看輸出值（由于節(jié)點a至so的延遲時間為11.195ns，節(jié)點b延遲時間為10.365ns），故我們?nèi)烧唛g隔大概12ns的地方看輸出才是

46、正確的。A點時，a=1,b=0,根據(jù)真值表輸出so=1,co=0，觀察得知與B點的輸出信號值時一致的，所以可以得出的結(jié)論是該設(shè)計是正確的。需要說明的是：A處的信號主對齊線上方的數(shù)據(jù)19.893ns是指該對齊線在時間軸上的位置，而B處的信號輔助對齊線上方的數(shù)據(jù)+12.536ns是指相對于主對齊線的時間延遲間隔（若輔助對齊線在主對齊線左方，則以負(fù)號“-”表示）。另外，一般情況下，主對齊線總是按柵格邊沿移動，此時若想任意移動對齊， 則必須按一下圖標(biāo)。（4）經(jīng)過波形分析后，請問該真值表所代表的邏輯功能是什么？請根據(jù)表2-3所示真值表，。，2.2.請根據(jù)表所示真值表，設(shè)計完成該電路原理圖輸入設(shè)計完成該電

47、路原理圖輸入。要求按上面的步驟要求按上面的步驟，先化簡得出邏輯表達(dá)式，再建工程項目、頂層實體、原理圖文件，要求進(jìn)行編譯和波形仿真，并說明該真值表所代表的邏輯功能是什么？表2-3輸入a00001111b00110011c01010101輸出y00010111四、項目報告請根據(jù)設(shè)計過程中所得的數(shù)據(jù)、結(jié)果，在項目報告紙中撰寫項目報告，并針對設(shè)計過程中遇到的問題進(jìn)行總結(jié)、分析。五、思考請如何分析競爭冒險，如果出現(xiàn)了競爭冒險，又如何消除呢？27天道酬勤心上秋草堂天道酬勤心上秋草堂項目三原理圖層次化設(shè)計一、項目目的1.進(jìn)一步掌握QuartusII軟件的使用方法；2.掌握原理圖的層次化設(shè)計方法；3.了解Qu

48、artusII軟件的編程下載及引腳鎖定的方法；二、項目設(shè)備及儀器1.計算機(jī)；2.QuartusIIEDA開發(fā)軟件；三、項目內(nèi)容要求用原理圖層次化的方法設(shè)計一位全加器。，1.1.要求用原理圖層次化的方法設(shè)計一位全加器要求用原理圖層次化的方法設(shè)計一位全加器。根據(jù)數(shù)字電路課程的相關(guān)知識根據(jù)數(shù)字電路課程的相關(guān)知識，我們知道全加器可以由兩個半加器組成。在項目二中，我們設(shè)計的邏輯電路其實就是一位半加器，現(xiàn)再將其真值表如表3-1所示。其中a、b為兩個相加的數(shù)，so表示和，co表示向高位的進(jìn)位。表3-1輸入a0011b01010110輸出soco0001全加器的真值表如表3-2所示。其中ai、bi表示全加器的

49、兩個數(shù)據(jù)，ci表示低位的進(jìn)位，sum表示相加的和值，cout表示向高位的進(jìn)位。表3-2輸入ai00001111bi00110011ci0101010101101001輸出sumcout00010111（1）新建工程項目，存儲路徑為“D:myedaproject3”，工程名、頂層實體名為“fulladder”。（2）新建原理圖文件，按項目二的步驟繪制半加器的原理圖如圖3-1所示。28天道酬勤心上秋草堂天道酬勤心上秋草堂圖3-1（3）存盤半加器文件，其實需要注意的是：其一，由于采用層次化設(shè)計，工程項目的頂層實體名實“fulladder”，而現(xiàn)在所建的文件半加器是底層文件，所以在存盤時需要將文件名存

50、為“halfadder”（默認(rèn)的文件名為fulladder）。其二，存盤時不要去掉了復(fù)選框“Addfiletocurrentproject”前面的“”號。如圖3-2所示。注意：文件名存盤時要改為半加器的文件名halfadder圖3-2（4）編譯半加器原理圖文件。由于頂層實體是全加器，而現(xiàn)在要編譯的是其底層的文件半加器，故在編譯前需要將“半加器”設(shè)置為“臨時”的頂層實體。操作步驟為：執(zhí)行“Project”“SetasTop-LevelEntity”菜單命令。此時在下方的信息欄里將會出現(xiàn)如圖3-3所示的對話框提示：“改變頂層實體名為halfadder”。29 天道酬勤心上秋草堂天道酬勤心上秋草堂圖

51、3-3更改頂層實體后，在執(zhí)行“Processing”“StartCompilation”菜單命令或相應(yīng)的工具欄圖標(biāo)進(jìn)行半加器的原理圖文件編譯。若存在錯誤，編譯將不通過，那么請根據(jù)信息欄的提示進(jìn)行糾正后再編譯，直到編譯成功為止。編譯完后，還可以參照項目二的內(nèi)容，進(jìn)行波形仿真，只是這里也需要注意的是波形文件也要與半加器的文件名一致，因為這里是對半加器進(jìn)行仿真。（5）生成符號文件。為便于在頂層原理圖中調(diào)用半加器，需要將半加器生成為“符號元件”。執(zhí)行“Edit”“Create/Update”“CreateSymbolFilesforCurrentFile”菜單命令，如圖3-4 所示。圖3-4此時會彈出

52、一個保存符號文件的對話框，不要更改文件名，但要對比一下是否跟半加器的文件名一致（后綴“*.bsf”表示的是該文件為符號文件）。如圖3-5所示。單擊“保存”后，會彈出如圖3-6所示的對話框提示：符號文件已經(jīng)生成，且其路徑為D:myedaproject3halfadder.bsf。30 天道酬勤心上秋草堂天道酬勤心上秋草堂圖 3-5圖3-6 （6）建立頂層原理圖文件。圖3-731 天道酬勤心上秋草堂天道酬勤心上秋草堂設(shè)計好了底層文件半加器，且生成了相應(yīng)的符號元件后，新建一個原理圖文件。在原理圖編輯區(qū)內(nèi)雙擊鼠標(biāo)左鍵，打開查找元件的對話框，準(zhǔn)備調(diào)入“半加器符號元件”，如圖3-7所示。在系統(tǒng)的元件庫上方

53、多了一個“Project”庫，這個就是我們用戶自己的工作庫，點擊其內(nèi)“halfadder”，將在右方的瀏覽區(qū)內(nèi)顯示出該半加器的外形。通過觀察可以發(fā)現(xiàn)該符號元件的管腳與半加器的是一致的。將該半加器符號元件放置到原理圖編輯器后，用鼠標(biāo)雙擊它，將彈出如圖3-1所示的半加器原理圖，這說明該符號元件就是由圖3-1所示的原理圖生成的。根據(jù)分析，由兩個一位半加器構(gòu)成的一位全加器的原理圖如圖3-8 所示。圖3-8（7）編譯頂層文件。按圖3-8繪制好頂層原理圖文件后存盤，此時保存的文件名要與頂層實體名一指，即為“fulladder”。由于之前設(shè)置了“halfadder”為臨時的頂層實體，故在編譯前要重新再設(shè)置“

54、fulladder”為頂層實體文件，同樣執(zhí)行“Project”“SetasTop-LevelEntity”菜單命令即可，在信息欄內(nèi)也可看到更改的信息。再根據(jù)對該文件進(jìn)行編譯。（8）編譯成功后，要求對全加器進(jìn)行波形仿真，具體步驟參照項目二所介紹的方法。（9）仿真完后，根據(jù)波形，參照表3-2所給的全加器真值表分析設(shè)計是否正確。（10）下載試驗箱進(jìn)行硬件驗證。表3-3信號輸入輸出aibicisumcout硬件管腳1231132實驗箱的結(jié)構(gòu)請參照本講義的第三部分GW48實驗箱的使用相關(guān)內(nèi)容。這32天道酬勤心上秋草堂天道酬勤心上秋草堂里選擇實驗?zāi)Ｊ?，按鍵1，2，3表示信號ai、bi、ci,LED1、L

55、ED2用來分別指示sum和cout的情況（若為1，則相應(yīng)的放光二極管點亮，為0，則熄滅）。對應(yīng)的硬件管腳分配如表3-3所示。鎖定引腳。在下載至GPGA芯片前，需要鎖定信號的引腳。在完成編譯后，執(zhí)行 “Assignments”“Pins”菜單命令，或點擊管腳設(shè)置圖標(biāo)所示的管腳設(shè)置界面。，將打開如圖3-9 圖3-9圖3-9正中央顯示的是我們在建工程時所選中的芯片EP1C3T144C8，若在之前沒有指定某塊具體的FPGA芯片，那么顯示如圖3-10所示的界面，這時是無法鎖定 引腳的，因為鎖定引腳是對具體的芯片而言的。圖3-10 此時需要執(zhí)行“Assignments”“Device”菜單命令或點擊圖標(biāo)來

56、打開如圖3-11所示的芯片選擇界面。并選擇實驗室具備的“Cyclone”系列的EP1C3T144C8芯片。33天道酬勤心上秋草堂天道酬勤心上秋草堂圖3-11點擊“OK”按鈕后，將回到圖3-9所示的界面。但在圖3-9界面中，并沒有顯示要鎖定的引腳選項，此時需要點執(zhí)行“View”“AllPinsList”菜單命令，將彈出如圖3-12所示的鎖定引腳選項對話框，在管腳列表中列出了所有需要鎖定的管腳。根據(jù)表3-3，依次將信號的管腳進(jìn)行鎖定。步驟如下：找到“Location”豎列選項，對應(yīng)于信號ai，其應(yīng)鎖定的管腳是1，則直接在對應(yīng)的“Location”位置里輸入數(shù)字1，然后回車，此位置將變成“PIN_1

57、”，如圖2-13所示。依次鎖定其他的管腳，全部鎖定完后，如圖3-14 所示。圖3-1234 天道酬勤心上秋草堂天道酬勤心上秋草堂圖 3-13圖3-14鎖定完后再編譯文件。鎖定完所有的管腳后，點擊保存按鈕先進(jìn)行保存，然后在執(zhí)行編譯操作。編譯完好后，就可以進(jìn)行下載了。編程下載。執(zhí)行“Tools”“Programmer”菜單命令，或點擊編程下載圖標(biāo)，將彈出如圖3-15所示的下載界面。由于是第一次進(jìn)行編程下載，在圖3-15的“HardwareSetup”選項中顯示“NoHardware”，即沒有下載硬件。為了能正常下載，必需先安裝適當(dāng)?shù)挠布?。此時點擊“HardwareSetup”按鈕，將彈出如圖3-1

58、6所示的硬件安裝界面。此時的顯示是空的，需要點擊“AddHardware”按鈕，彈出如圖3-17所示的 界面。在硬件類型里有三種：圖3-1535 天道酬勤心上秋草堂天道酬勤心上秋草堂圖 3-16圖3-17其一，ByteBlasterMVorByteBlasterII;其二，MasterBlaster;其三，EthernetBlaster;我們實驗箱的下載線采用的是并口下載線，需要采用的方式就是“ByteBlasterMVorByteBlasterII”，端口類型是“LPT1”，可見就是在圖3-17中點擊“OK”按鈕即可。設(shè)置完后，如圖3-18所示。在“HardwareSetup”選項中顯示“B

59、yteBlasterMVLPT1”，說明硬件安裝成功。此外，“Mode:”選項中為“JTAG”下載方式。此種下載方式適用的下載文件類型是“*.sof”。當(dāng)選中所列下載元件的“Program/Configure”復(fù)選框，然后點擊“Start”按鈕即會進(jìn)入到下載過程。圖3-19顯示了下載了的進(jìn)度。36 天道酬勤心上秋草堂天道酬勤心上秋草堂圖 3-18圖3-19若編程下載的文件已經(jīng)存在，那么可以直接點擊圖3-18中的“AddFile”打開編程文件所在的路徑，并將其添加進(jìn)來，即可下載編程到FPGA芯片內(nèi)。參照上面的內(nèi)容，采用頂層設(shè)計的方法設(shè)計一個4位全加器。其原理圖如圖2.2.參照上面的內(nèi)容，采用頂層

60、設(shè)計的方法設(shè)計一個位全加器。其原理圖如圖3-9所示。步驟如下：（1）先建工程項目文件,存儲路徑為“D:myedaproject3_2”，工程名、頂層實體名為“adder4”。（2）繪制最低層的半加器原理圖，并編譯。（3）由半加器生成半加器元件符號；（4）繪制一位全加器原理圖文件，并編譯；（5）生成一位全加器元件符號；（6）繪制如圖3-20所示的四位全加器，并編譯；（7）波形仿真四位全加器，分析設(shè)計的正確與否。圖3-20采用的是總線方式連接原理圖，這里有幾個方面需要注意的：其一，輸入節(jié)點、輸出節(jié)點是總線時，端口的信號設(shè)置形如x3.0、y3.0、s3.0，表示這三個節(jié)點都是含有四根信號，需要注意的