1、EDA技術(shù)與應(yīng)用課程介紹電信學(xué)院電子工程系課程主要內(nèi)容掌握EDA技術(shù)的基本概念了解CPLD/FPGA器件的結(jié)構(gòu)與工作原理熟練掌握硬件描述語言VHDL設(shè)計(jì)數(shù)字系統(tǒng)的方法使用CPLD/FPGA器件取代傳統(tǒng)數(shù)字電路器件使用硬件描述語言設(shè)計(jì)取代傳統(tǒng)設(shè)計(jì)方法學(xué)習(xí)本課程所需的基本知識(shí) 數(shù)字電路與邏輯設(shè)計(jì)基礎(chǔ) 數(shù)字系統(tǒng)的邏輯描述方法 組合邏輯/時(shí)序邏輯 邏輯電路的電氣特性 信號(hào)的傳輸延時(shí) 信號(hào)建立，保持，恢復(fù)時(shí)間 負(fù)載特性/功耗 集成電路基礎(chǔ) 計(jì)算機(jī)基礎(chǔ)課程學(xué)時(shí)安排 總學(xué)時(shí)8周32學(xué)時(shí)（理論16，實(shí)驗(yàn)16）課程教學(xué)要求&考核 1、請(qǐng)做好每次實(shí)驗(yàn)的預(yù)習(xí)，寫出預(yù)習(xí)報(bào)告2、按要求提交實(shí)驗(yàn)報(bào)告及綜合設(shè)計(jì)報(bào)告3、課程

2、考核 平時(shí)成績+綜合設(shè)計(jì)課題+上機(jī)操作教材與參考書 教 材： EDA技術(shù)與VHDL潘松 參考資料： EDA技術(shù)實(shí)用教程，潘松、黃繼業(yè)等，科學(xué)出版社現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)侯伯亨等編，西安電子科技大學(xué)出版社 可編程邏輯器件與EDA技術(shù)李景華，杜玉遠(yuǎn)，東北大學(xué)出版社 EDA技術(shù)與VHDL 第1章概 述 EDA技術(shù)出現(xiàn)的背景1. 市場(chǎng)需求： 數(shù)字電路容量大，體積小，重量輕，保密程序好 品種繁多，批量小，設(shè)計(jì)周期短，便于重復(fù)使用 產(chǎn)品競(jìng)爭(zhēng)力激烈 硬件、軟件協(xié)調(diào)設(shè)計(jì)需要硬件描述語言支持2. 支持EDA的技術(shù)已成熟硬件描述語言(HDL)日趨完善計(jì)算機(jī)及CAD軟件發(fā)展迅速什么是EDA?Electronic Desi

3、gn Automation 電子設(shè)計(jì)自動(dòng)化 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及試驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真、直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。EDA工程/EDA技術(shù)以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言為設(shè)計(jì)語言，以可編程器件為實(shí)驗(yàn)載體，以ASIC、SOC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化的

4、設(shè)計(jì)工程/技術(shù)。EDA廣義的范圍半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化可編程器件設(shè)計(jì)自動(dòng)化電子系統(tǒng)設(shè)計(jì)自動(dòng)化 （狹義范圍）印刷電路板設(shè)計(jì)自動(dòng)化仿真與測(cè)試故障診斷自動(dòng)化基于FPGA/CPLD的EDA實(shí)驗(yàn)系統(tǒng)基于FPGA/CPLD的電子系統(tǒng)實(shí)現(xiàn)方法 3.現(xiàn)場(chǎng)燒寫PLD芯片1.將PLD焊在PCB板上 2.接好編程電纜 ALTERA 的 ByteBlaster（MV）下載接口FPGACPLD最小用戶系統(tǒng)介紹該系統(tǒng)由實(shí)驗(yàn)機(jī)結(jié)合可編程技術(shù)開發(fā)而成，適用于Altera、Lattice、 Xilinx等多種芯片教學(xué)實(shí)驗(yàn)?？墒褂肰HDL、Verilog、AHDL、原理圖、狀態(tài)圖多種方式設(shè)計(jì)，通過實(shí)驗(yàn)加深對(duì)前后級(jí)仿真結(jié)果的印象。（

5、1）只需要一根標(biāo)準(zhǔn)的并口線，即可對(duì)Lattice、Xilinx、Altera、等公司的不同芯核電壓的FPGA/CPLD器件的在系統(tǒng)或現(xiàn)場(chǎng)配置可編程性，并且為了適應(yīng)將來市場(chǎng)發(fā)展要求可以進(jìn)行軟件升級(jí)以適應(yīng)更多型號(hào)的CPLD/FPGA。系統(tǒng)可配置多個(gè)公司不同邏輯資源、封裝的適配板，且系統(tǒng)主板功能及通用下載電路ASIC的硬件具備可升級(jí)性。（2）系統(tǒng)含標(biāo)準(zhǔn)5V、3.3V、2.5V、1.8V混合工作電壓功率輸出電路模塊，以便可對(duì)適配板上不同芯核電壓的FPGA/CPLD器件進(jìn)行實(shí)驗(yàn)和開發(fā)。（3）系統(tǒng)含標(biāo)準(zhǔn)低壓（3.3V、2.5V、1.8V）下載口可用于對(duì)外部不同芯核電壓的FPGA和CPLD器件進(jìn)行編程下載。

6、（4）含 LED、數(shù)碼管等。（5）可進(jìn)行任何譯碼顯示方式（直通非譯碼、BCD譯碼、16進(jìn)制譯碼，掃描）的智能譯碼電路模塊設(shè)計(jì)實(shí)例：采用交通燈系統(tǒng)測(cè)量頻率電路圖 定時(shí)電路原理圖利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè) ：(1) 用軟件的方式設(shè)計(jì)硬件；(2) 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；(3) 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；(4) 系統(tǒng)現(xiàn)場(chǎng)可編程，在線升級(jí)；(5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 特點(diǎn)1.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子

7、設(shè)計(jì)自動(dòng)化技術(shù)，即EDA(Electronic Design Automation)技術(shù)。 EDA技術(shù)的發(fā)展分為三個(gè)階段 20世紀(jì)70年代 20世紀(jì)80年代 20世紀(jì)90年代 EDA技術(shù)的發(fā)展階段計(jì)算機(jī)輔助設(shè)計(jì)CAD(Computer Assist Design)計(jì)算機(jī)輔助工程設(shè)計(jì)CAE(Computer Assist Engineering Design)電子設(shè)計(jì)自動(dòng)化EDA(Electronic Design Automation)數(shù)字電路的發(fā)展與EDA技術(shù)在FPGA上實(shí)現(xiàn)DSP（數(shù)字信號(hào)處理）應(yīng)用 EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展 嵌入式處理器軟核的成熟 自主知識(shí)產(chǎn)權(quán) 仿真和

8、設(shè)計(jì) 電子技術(shù)領(lǐng)域全方位融入EDA技術(shù) 電子領(lǐng)域各學(xué)科的界限更加模糊、互為包容 更大規(guī)模的FPGA和CPLD器件的不斷推出 用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元推出 軟硬IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用 SoC高效低成本設(shè)計(jì)技術(shù)的成熟 1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象 圖1-1 EDA技術(shù)實(shí)現(xiàn)目標(biāo) KONXIN1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象 門陣列ASIC 1. 超大規(guī)?？删幊踢壿嬈骷?2. 半定制或全定制ASIC 標(biāo)準(zhǔn)單元ASIC 全定制芯片 3. 混合ASIC 1.3 硬件描述語言 1.3.1 硬件描述語言VHDL VHDL的英文全名是VHSIC(Very High Speed Integrated

9、 Circuit)Hardware Description Language，于1983年由美國國防部(DOD)發(fā)起創(chuàng)建，由IEEE(The institute of E1ectrical and E1ectronics Engineers)進(jìn)一步發(fā)展，并在1987年作為“IEEE標(biāo)準(zhǔn)1076”發(fā)布。 現(xiàn)在公布的最新VHDL標(biāo)準(zhǔn)版本是IEEE 1076-2002 1.3 硬件描述語言 1.3.2 硬件描述語言的綜合 圖1-2 編譯器和綜合功能比較 KONXIN1.3 硬件描述語言 1.3.2 硬件描述語言的綜合 圖1-3 VHDL綜合器運(yùn)行流程 KONXIN1.3 硬件描述語言 1.3.3 自

10、頂向下設(shè)計(jì)方法 在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。 應(yīng)用VHDL進(jìn)行自頂向下的設(shè)計(jì)，就是使用VHDL模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說明、建模和仿真測(cè)試。 1.3 硬件描述語言 1.3.4 EDA技術(shù)設(shè)計(jì)流程 圖1-4 自頂向下的設(shè)計(jì)流程 KONXIN1.4 EDA技術(shù)的優(yōu)勢(shì) 1可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。 2庫都是EDA公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。 3極大地簡化設(shè)計(jì)文檔的管理。 4極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 5設(shè)計(jì)者擁有完全的自主權(quán)，再無受制于人之虞 6良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供可靠的保證。

11、7能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。 8在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。 1.5 面向FPGA的EDA開發(fā)流程 1.5.1 設(shè)計(jì)輸入 圖1-5 FPGA的EDA開發(fā)流程 KONXIN1.5 面向FPGA的EDA開發(fā)流程 1.5.1 設(shè)計(jì)輸入 1. 圖形輸入 原理圖輸入狀態(tài)圖輸入波形圖輸入 2. 硬件描述語言文本輸入 1.5 面向FPGA的EDA開發(fā)流程 1.5.2 HDL綜合 1.5.3 布線布局（適配） 1.5.4 仿真 時(shí)序仿真 功能仿真 1.5.5 下載和硬件測(cè)試 1.6 專用集成電路設(shè)計(jì)流程 圖1-6 ASIC分類 1.6 專用集成電路設(shè)計(jì)流程

12、1.6.1 專用集成電路ASIC設(shè)計(jì)方法 圖1-7 ASIC實(shí)現(xiàn)方法 1.6 專用集成電路設(shè)計(jì)流程 1.6.2 一般設(shè)計(jì)的流程 圖1-8 ASIC設(shè)計(jì)流程 KONXIN1.7 面向FPGA的EDA開發(fā)工具 1.7.1 設(shè)計(jì)輸入編輯器 1.7.2 HDL綜合器 FPGA/CPLD設(shè)計(jì)的HDL綜合器有如下三種：l Synopsys公司的FPGA Compiler II、DC-FPGA綜合器。l Synplicity公司的Synplify Pro綜合器。l Mentor子公司Exemplar Logic的LeonardoSpectrum綜合器和Precision RTL Synthesis綜合器。1

13、.7 面向FPGA的EDA開發(fā)工具 1.7.3 仿真器 1系統(tǒng)級(jí)仿真。2行為級(jí)仿真。3RTL級(jí)仿真。4門級(jí)時(shí)序仿真。 1.7.4 適配器(布局布線器) 1.7.5 下載器(編程器) 1.8 QuartusII概述 Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境 圖1-9 Quartus II設(shè)計(jì)流程 KONXIN1.9 IP(Intellectual Property)核 軟IP-用VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。 固IP-完成了綜合的功能塊。 硬IP-供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。 1.10 EDA技術(shù)的發(fā)展趨勢(shì) 超大規(guī)模集成電路的集成度和工藝水平不斷提高。 市場(chǎng)對(duì)系統(tǒng)的集成度不斷提出更高的要求。 高性能的EDA工具，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。 計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理基礎(chǔ)。習(xí) 題 1-1 EDA技術(shù)與ASIC設(shè)計(jì)