1、5.3 寄存器和讀/寫存儲(chǔ)器(Register and Random Access Memory)5.3.1 寄存器的主要特點(diǎn)和分類一、 概念和特點(diǎn)1. 概念寄存：把二進(jìn)制數(shù)據(jù)或代碼暫時(shí)存儲(chǔ)起來。寄存器：具有寄存功能的電路。2. 特點(diǎn) 主要由觸發(fā)器構(gòu)成,一般不對(duì)存儲(chǔ)內(nèi)容進(jìn)行處理。并行輸入并行輸出FF0 FF1 FFn1D0 D1 Dn1 Q0 Q1 Qn1 控制信號(hào)1 0 1 01 0 1 001010101串行輸入串行輸出二、 分類1. 按功能分基本寄存器移位寄存器(并入并出)(并入并出、并入串出、 串入并出、串入串出)2. 按開關(guān)元件分TTL 寄存器CMOS 寄存器基本寄存器移位寄存器多位

2、 D 型觸發(fā)器鎖存器寄存器陣列單向移位寄存器雙向移位寄存器基本寄存器移位寄存器(多位 D 型觸發(fā)器)(同 TTL)5.3.2 基本寄存器 一個(gè)觸發(fā)器可以存儲(chǔ) 位二進(jìn)制信號(hào)；寄存 n 位二進(jìn)制數(shù)碼，需要 個(gè)觸發(fā)器。1 n一、4 邊沿 D 觸發(fā)器 (74175、74LS175)C11DD0Q0Q0RDC11DD1Q1Q1C11DD2Q2Q2C11DD3Q3Q3RDRDRDFF0FF1FF2FF311CPCR異步清零00000同步送數(shù)1d0d1d2d3保 持特點(diǎn)：并入并出，結(jié)構(gòu)簡(jiǎn)單，抗干擾能力強(qiáng)。二 、雙 4 位鎖存器 (74116)Latch(一) 引腳排列圖和邏輯功能示意圖74116Q0 Q1

3、Q2 Q3CRLEAD0 D1 D2 D3LEB異步清零送數(shù)控制數(shù)碼并行輸入數(shù)碼并行輸出(二) 邏輯功能清零送數(shù)保持三、 4 4 寄存器陣列 (74170、74LS170)(一) 引腳排列圖和邏輯功能示意圖74170 Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1并行數(shù)碼輸入數(shù) 碼 輸 出AW0、AW1 寫入地址碼AR0、AR1 讀出地址碼ENW 寫入時(shí)鐘脈沖ENR 讀出時(shí)鐘脈沖1 2 3 4 5 6 7 816 15 14 13 12 11 10 974170VCC D0 AW0 AW1 ENWENR Q0 Q1D1 D2 D3 AR1 AR0 Q3 Q2

4、地(二) 邏輯功能16個(gè)D鎖存器 構(gòu)成存儲(chǔ)矩陣能存放4個(gè)字: W0、W1、W2、W3Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1FF00FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22FF23FF30FF31FF32FF330000 0 0 10 0 0 1010 0 1 00 0 1 0100 1 0 00 1 0 0111 0 0 01 0 0 01寫 入 禁 止000 0 0 0 101 0 0 1 010 0 1 0 011 1 0 0 01 1 1 1 1特點(diǎn): 能同時(shí)進(jìn)行讀寫; 集電極開路輸出每個(gè)字有4位： 5.3

5、.3 移位寄存器一、單向移位寄存器右移寄存器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3時(shí)鐘方程驅(qū)動(dòng)方程狀態(tài)方程Di000000001011100000000111100000001011000001101100000101000001000000100000左移寄存器Di左移輸入左移輸出驅(qū)動(dòng)方程狀態(tài)方程主要特點(diǎn)：1. 輸入數(shù)碼在 CP 控制下，依次右移或左移； 2. 寄存 n 位二進(jìn)制數(shù)碼。N 個(gè)CP完成串行輸入，并可從Q0Q3 端獲得并行輸出，再經(jīng) n 個(gè)CP又獲得串行輸出。3. 若串行數(shù)據(jù)輸入端為 0，則 n 個(gè)CP后寄存器被清零。Q3CPQ0Q1Q2C1

6、1DFF0C11DFF1C11DFF2C11DFF3二、雙向移位寄存器(自學(xué))三、集成移位寄存器1. 8 位單向移位寄存器 74164DSA DSB Q0 Q1 Q2 Q3 地1 2 3 4 5 6 714 13 12 11 10 9 874164VCC Q7 Q6 Q5 Q4 CR CP74164Q7Q6Q5Q4Q3Q2Q1Q0CP CRDSA DSB異步清零0 0 0 0 0 0 0 0保持不變0 12. 4 位雙向移位寄存器 74LS194(略) 1送數(shù)5.3.4 移位寄存器型計(jì)數(shù)器結(jié)構(gòu)示意圖Q0Q1Qn1C11DFF0CPC11DFF1C11DFFn1反饋邏輯電路Dn1D0D1特點(diǎn)：電

7、路結(jié)構(gòu)簡(jiǎn)單，計(jì)數(shù)順序一般為非自然態(tài)序，用途極為廣泛。一、環(huán)形計(jì)數(shù)器1. 電路組成Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF32. 工作原理1000010000100001有效循環(huán)000011110101101011000110001110011101111001111011無效循環(huán)3. 能自啟動(dòng)的環(huán)型計(jì)數(shù)器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3&Q0Q1Q2Q31110011100111111110111000110100000010100001000001001101001011011二、扭環(huán)形計(jì)數(shù)器Q0Q1Q2Q3C11

8、DFF0CPC11DFF1C11DFF2C11DFF3 0000100011001110 000100110111111101001010 1101 0110 1001 001001011011有效循環(huán)無效循環(huán)克服自啟動(dòng)電路：P360 圖5.3.16三、最大長(zhǎng)度移位寄存器型計(jì)數(shù)器 (略)5.3.5 讀/寫存儲(chǔ)器 RAM(Random Access Memory)存儲(chǔ)單元 存放一位二進(jìn)制數(shù)的基本單元(即位)。存儲(chǔ)容量 存儲(chǔ)器含存儲(chǔ)單元的總個(gè)(位)數(shù)。存儲(chǔ)容量 = 字?jǐn)?shù)（word） 位數(shù)（bit） 地址 存儲(chǔ)器中每一個(gè)字的編號(hào)2561，2564 一共有 256 個(gè)字，需要 256 個(gè)地址10244

9、，10248 一共有 1024 個(gè)字，需要 1024 個(gè)地址地址譯碼 用譯碼器賦予每一個(gè)字一個(gè)地址N 個(gè)地址輸入，能產(chǎn)生 2N 個(gè)地址一元地址譯碼(單向譯碼、基本譯碼、字譯碼)二元地址譯碼(雙向譯碼、位譯碼) 行譯碼、列譯碼一、RAM 的結(jié)構(gòu)存儲(chǔ)矩陣讀/寫控制器地址譯碼器地址碼輸入片選讀/寫控制輸入/輸出CS R / W I / O 例 對(duì) 256 4 存儲(chǔ)矩陣進(jìn)行地址譯碼一元地址譯碼D3D2D1D0W0W1W256譯碼器0 0 1 11 0 1 00 1 1 1A0A1A710.0W11 0 1 08線 256線缺點(diǎn): n 位地址輸入的譯碼器,需要 2n 條輸出線。1 0 1 0二元地址譯碼

10、Y0Y1 Y15A0A1A2A3X0X1X15行譯碼器A4 A5 A6 A7列譯碼器Dout4線 16線1 0.01 0 0 8 位地址輸入的地址譯碼器,只有 32條輸出線。25 (32) 根行選擇線10 根地址線 2n (1024)個(gè)地址25 (32)根列選擇線1024 個(gè)字排列成 32 32 矩陣當(dāng) X0 = 1，Y0 = 1 時(shí)，對(duì) 0-0 單元讀(寫)當(dāng)X31 = 1，Y31 = 1時(shí)，對(duì) 31-31 單元讀(寫)例 1024 1 存儲(chǔ)器矩陣二、RAM的存儲(chǔ)單元1. 靜態(tài)存儲(chǔ)單元基本工作原理：T5T6T7T8DDXiYiSR位線B位線BT5、T6 門控管控制觸發(fā)器與位線的連通截止截止導(dǎo)

11、通導(dǎo)通0截止截止01導(dǎo)通導(dǎo)通讀操作時(shí):寫操作時(shí):T7、T8 門控管控制位線與數(shù)據(jù)線的連通001MOS管為簡(jiǎn)化畫法六管 CMOS 存儲(chǔ)單元T1T3T2T4T5T6T7T8VDDDDXiYiNP特點(diǎn)： PMOS 作 NMOS負(fù)載，功耗極小，可在交流電源斷電后,靠電池保持存儲(chǔ)數(shù)據(jù).2. 動(dòng)態(tài)MOS存儲(chǔ)單元單管MOS存儲(chǔ)單元T1CB位線字線C1X寫操作:字線為高電平 T1 導(dǎo)通若位線為高電平( 1 )，則C1充電若位線為低電平( 0 )，則C1放電讀操作:字線為高電平 T1 導(dǎo)通若U1= “1”，則C1向CB放電使UB= “1”若U1= “0”，則UB= “0”因CBC1 ，在完成讀操作后，UB=U1

12、 C1 / （C1+ CB）很小需要高靈敏度讀出器，每次讀出后需進(jìn)行“刷新”。門控管三、RAM 容量的擴(kuò)展1. 位擴(kuò)展地址線、讀/寫控制線、片選線并聯(lián)輸入/ 輸出線分開使用如：用 8 片 1024 1 位 RAM 擴(kuò)展為 1024 8 位 RAMI / O10241(0)A0A1 A9R/WCSI / O10241(1)A0A1A9 R/WCSI / O10241(7)A0A1A9 R/WCSA0A1.A9CSR / W00I0I1I7D0D710O0O1O7D0D7 2. 字?jǐn)U展四、RAM 芯片舉例1234567891011122423222120191817161514136116A7A6

13、A5A4A3A2A1 A0D0D1D2GNDVDDA8A9WEOEA10CS D7D6D5D4D3片 選輸出使能寫入控制輸入工作方式I / OCS OE WE A0A10D0D71 0 0 1 穩(wěn)定0 0 穩(wěn)定低功耗維持讀寫高阻態(tài)輸出輸入5.4 順序脈沖發(fā)生器 5.4.1 計(jì)數(shù)型順序脈沖發(fā)生器順序脈沖分類計(jì)數(shù)型移位型1. 由四進(jìn)制計(jì)數(shù)器( JK 觸發(fā)器) 和譯碼器構(gòu)成Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&Y1Y2Y3CPQ0Q1Y0Y1Y2Y32. 由 D 觸發(fā)器和譯碼器構(gòu)成C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCRRD111Y0&Y1Y2Y3結(jié)果

14、與前同防止競(jìng)爭(zhēng)冒險(xiǎn)5.4.2 移動(dòng)位型順序脈沖發(fā)生器C11DQ0C11DQ1C11DQ2C11DQ3FF0FF1FF2FF3CPCRRRRR1 狀態(tài)圖同環(huán)型計(jì)數(shù)器，能自啟動(dòng)，只有 4 個(gè)有效狀態(tài)，但不需譯碼器。(一) 由環(huán)型計(jì)數(shù)器構(gòu)成CPQ0Q1Q2Q3(二) 由扭環(huán)型計(jì)數(shù)器構(gòu)成（略）5.4.3 用 MSI 構(gòu)成順序脈沖發(fā)生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二進(jìn)制計(jì)數(shù)譯碼器緩沖寄存5.5.1 可編程邏輯

15、器件 (PLD)(Programmable Logic Device)一、PLD的基本結(jié)構(gòu)和分類1. 基本結(jié)構(gòu)輸入電路與門陣列或門陣列輸出電路輸入或項(xiàng)輸入項(xiàng)積項(xiàng)輸出1AAAAAAPLD的輸入緩沖電路5.5 可編程邏輯器件和時(shí)序邏輯電路的VHDL及其仿真2. 分類(1) 按可編程情況分分 類與陣列或陣列輸出電路出現(xiàn)年代PROM固定可編程固定70年代初PLA可編程可編程固定70年代中PAL可編程固定固定70年代末GAL可編程固定可組態(tài)80年代初 PROM 可編程只讀存儲(chǔ)器I2 I1 I0O2 O1 O 0與陣列(固定)或陣列(可編程)缺點(diǎn)： 只能實(shí)現(xiàn)標(biāo)準(zhǔn) 與或式 芯片面積大 利用率低,不經(jīng)濟(jì)用途：

16、 存儲(chǔ)器 函數(shù)表 顯示譯碼電路(Programmable Read Only Memory） PLA 可編程邏輯陣列I2 I1 I0O2 O1 O 0與陣列(可編程)或陣列(可編程)優(yōu)點(diǎn)： 與陣列、或陣列 都可編程 能實(shí)現(xiàn)最簡(jiǎn)與或式 缺點(diǎn)： 價(jià)格較高 門的利用率不高(Programmable Logic Array) PAL 可編程陣列邏輯I2 I1 I0O2 O1 O 0與陣列(可編程)或陣列(固定)優(yōu)點(diǎn)： 速度高 價(jià)格低 采用編程器現(xiàn)場(chǎng) 編程 缺點(diǎn)： 輸出方式固定 一次編程(Programmable Array Logic) GAL 通用陣列邏輯I2 I1 I0O2 O1 O 0與陣列(可

17、編程)或陣列(固定)優(yōu)點(diǎn)： 具有 PAL 的功能 采用邏輯宏單元 使輸出自行組態(tài) 功能更強(qiáng)，使用 靈活，應(yīng)用廣泛 (Generic Array Logic)(2) 按可編程和改寫方法分PLD編程方式改寫方法特點(diǎn)、用途第一代一次性掩模（廠家）不能改寫固定程序、數(shù)據(jù)、函數(shù)表、字符發(fā)生器第二代編程器(用戶)紫外光擦除先擦除，后編程第三代編程器(用戶)電擦除擦除、編程同時(shí)進(jìn)行第四代在系統(tǒng)可編程軟件直接在目標(biāo)系統(tǒng)或線路板上編程(3)按組合、時(shí)序分組合型 PAL組合電路PROM、 PLA時(shí)序電路時(shí)序型 PALGAL(也可實(shí)現(xiàn)組合電路)二、PLD的基本原理PROM的原理已在第三章介紹，不贅述。 PAL的輸出

18、方式固定而不能重新組態(tài)，且編程是一次性的，使用有較大的局限。1. GAL16V的基本結(jié)構(gòu)I00 1 2 3 4 5 6 7 3101234567O輸 入 項(xiàng)CPOLMC可編程與陣列輸入緩沖輸出三態(tài)門或陣列隱含其中I00 1 2 3 4 5 6 7 3101234567O0CPOLMC(19)O1OLMC(18)89101112131415I1O7OLMC(12)OEI70 1 2 3 4 5 6 7 312. 輸出邏輯宏單元輸出邏輯宏單元 (OLMC Out Logic Cell) OLMC 有 5 種不同的輸出組態(tài) 5種輸出組態(tài)由結(jié)構(gòu)控制字來決定 通過編程對(duì)GAL芯片內(nèi)部的結(jié)構(gòu)控制字寄存器

19、進(jìn)行設(shè)置(1) OLMC的結(jié)構(gòu)OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接鄰近單元輸出I /O(m)VCCAC0AC1(n)AC1(m)接與陣列01兩個(gè)2選1數(shù)據(jù)選擇器兩個(gè)4選1數(shù)據(jù)選擇器乘積項(xiàng)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器0組合輸出1寄存器輸出三態(tài)數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器反饋OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接鄰近單元輸出I /O(m)VCCAC0AC1(n)AC1(m)(2) FMUX的輸出

20、與三個(gè)結(jié)構(gòu)控制字的關(guān)系A(chǔ)C0 AC1 (n) AC1 (m) FMUX的選擇 1 0 1 1 0 1 0 0 D 觸發(fā)器的 Q本單元輸出 I /O (n) 鄰近單元輸出 I /O (m) 地 (3) OLMC 的輸出組態(tài)SYN AC0 AC1 (n)功 能 注 0 0 0不用 0 0 1不用 0 1 0寄存器輸出純時(shí)序輸出 0 1 1組合與寄存器輸出本宏單元為組合輸出，一個(gè)以上宏單元寄存器輸出 1 0 0純組合輸出無內(nèi)部反饋和使能控制 1 0 1純輸入方式輸入為I /O (m)三態(tài)門禁止1 1 0不用 1 1 1組合輸出組合I /O 輸出,乘積項(xiàng)P1控制輸出使能3. GAL的主要特點(diǎn)(1) 通

21、用性強(qiáng) 每一個(gè)OLMC均可組態(tài)成組合或時(shí)序電路 輸入引腳不夠時(shí)可將OLMC組合成輸入端 可構(gòu)成較復(fù)雜的時(shí)序電路(2) 100%可編程 可重復(fù)擦寫上百次甚至萬次, PAL為一次編程(3) 100%可測(cè)試(4) 隱含成本低 與原始成本大致相同4. 幾種常見的GAL器件型 號(hào)與陣列規(guī)模(乘積項(xiàng)輸入項(xiàng))OLMC最大輸出數(shù)特 點(diǎn)GAL16V864 328普通型GAL20V864 408普通型isp GAL16Z864 328可擦寫萬次GAL39V1864 7810與、或陣列均可編程三、高密度可編程邏輯器件HDPLD四、PLD編程是一種高密度、高性能的超大規(guī)模集成電路分類陣列型 HDPLD單元型 HDPL

22、D在GAL基礎(chǔ)上發(fā)展起來主體為與、或陣列由許多邏輯宏單元組成陣列5.5.2 時(shí)序邏輯電路的VDHL描述及仿真例5.5.1 十進(jìn)制計(jì)數(shù)器的VHDL描述及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 isPORT (cp : INSTD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count10;ARCHITECTURE one OF count10 IS SIGNAL count :STD_LOGIC_VE

23、CTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count =1001 THEN count =0000; ELSE count = count +1; END IF; END IF; END PROCESS; q= count;END one;例5.5.2 4位基本寄存器的VHDL描述及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY registerb isPORT (cp,reset : INSTD_LOGIC; data : IN STD_

24、LOGIC_VECTOR(3 DOWNTO 0);q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END registerb;ARCHITECTURE one OF registerb IS BEGIN PROCESS (cp)BEGIN IF cpEVENT AND cp=1 THEN IF reset=1 THEN q=0000; ELSE q= data; END IF; END IF; END PROCESS;END one;第五章 小 結(jié)一、時(shí)序邏輯電路的特點(diǎn)數(shù)字電路邏輯功能組合邏輯電路時(shí)序邏輯電路（基本構(gòu)成單元 門電路）（基本構(gòu)成單元 觸發(fā)器）任何時(shí)刻電路的輸出，不僅和該時(shí)刻的輸入信號(hào)有關(guān)，而且還取決于電路原來的狀態(tài)。1. 邏輯功能：2. 電路組成：與時(shí)間因素( CP )有關(guān)；含有記憶性的元件( 觸發(fā)器 )。二、時(shí)序電路邏輯功能的表示方法邏輯圖、邏輯表達(dá)式、狀態(tài)表、卡諾圖、狀態(tài)轉(zhuǎn)換圖（簡(jiǎn)稱狀態(tài)圖）和時(shí)序圖三、時(shí)序電路的基本分析方法實(shí)質(zhì)：邏輯圖狀態(tài)圖