1、1緒論FPGA 背景目前以硬件描述語(yǔ)言（Verilog或VHDL ）描述的邏輯電路，可以利用邏輯 綜合和布局、布線工具軟件，快速地?zé)浿?FPGA上進(jìn)行測(cè)試，這一過(guò)程是現(xiàn) 代集成電路設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編程邏輯元件可以被用來(lái)實(shí)現(xiàn)一些基本 的邏輯門數(shù)字電路（比如與門、或門、異或門、非門）或者更復(fù)雜一些的組合邏 輯功能，比如譯碼器等。在大多數(shù)的 FPGA里面，這些可編輯的元件里也包含 記憶元件，例如觸發(fā)器（Flip - flop）或者其他更加完整的記憶塊，從而構(gòu)成時(shí) 序邏輯電路。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要，通過(guò)可編輯的連接，把 FPGA內(nèi)部的邏輯塊連 接起來(lái)。這就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯

2、片里。一個(gè)出廠后的成品 FPGA的邏輯塊和連接可以按照設(shè)計(jì)者的需要而改變，所以FPGA可以完成所需要的邏輯功能。FPGA 一般來(lái)說(shuō)比專用集成電路（ASIC ）的速度要慢，無(wú)法完成更復(fù)雜的 設(shè)計(jì)，并且會(huì)消耗更多的電能。但是，F(xiàn)PGA具有很多優(yōu)點(diǎn)，比如可以快速成品， 而且其內(nèi)部邏輯可以被設(shè)計(jì)者反復(fù)修改，從而改正程序中的錯(cuò)誤，此外，使用 FPGA進(jìn)行除錯(cuò)成本較低。廠商也可能會(huì)提供便宜、但是編輯能力有限的FPGA 產(chǎn)品。因?yàn)檫@些芯片有的可編輯能力較差，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于專用集成電路的芯片上。在一些 技術(shù)更新比較快的行業(yè)，F(xiàn)PGA幾乎是電子系統(tǒng)中的

3、必要部件，因?yàn)樵诖笈抗?貨前，必須迅速搶占市場(chǎng)，這時(shí) FPGA方便靈活的優(yōu)勢(shì)就顯得很重要。FPGA發(fā)展前景通常來(lái)說(shuō)半導(dǎo)體產(chǎn)業(yè)是周期性行業(yè)， 其周期一般為4到5年。但是隨著新技術(shù)和應(yīng)用的快速發(fā)展，現(xiàn)今半導(dǎo)體周期越來(lái)越短，且每一個(gè)周期都有典型應(yīng)用作為拉動(dòng)點(diǎn)，比如過(guò)去的PC后來(lái)的通信行業(yè)。FPGA也明顯符合這種規(guī)律。但不 同的是，當(dāng)ASIC和ASSP蕭條的時(shí)候，往往迎來(lái)FPGA的大發(fā)展。2008年以來(lái)的 金融危機(jī)使得半導(dǎo)體行業(yè)平均跌幅大于 10%但是市場(chǎng)數(shù)據(jù)卻顯示FPGA亍業(yè)依 然強(qiáng)勁增長(zhǎng)。危機(jī)和低迷使ASIC和ASSP制造者為謹(jǐn)慎起見(jiàn)，不敢貿(mào)然推出新產(chǎn) 品，避免巨大的NRE費(fèi)用。而FPGA恰好能

4、迎合這一需求。當(dāng)今，半導(dǎo)體市場(chǎng)格局已成三足鼎立之勢(shì)， FPGA ASIC和ASSPE分天下。 市場(chǎng)統(tǒng)計(jì)數(shù)據(jù)表明，F(xiàn)PGA已經(jīng)逐步侵蝕ASIC和ASSP的傳統(tǒng)市場(chǎng)，并處于快速 增長(zhǎng)階段。在全球市場(chǎng)中，Xilinx、Altera兩大公司對(duì)FPGA勺技術(shù)與市場(chǎng)仍然占據(jù)絕 對(duì)壟斷地位。兩家公司占有將近 90燦場(chǎng)份額，專利達(dá)6000余項(xiàng)之多，而且這 種壟斷仍在加強(qiáng)。同時(shí)，美國(guó)政府對(duì)我國(guó)的FPGA產(chǎn)品與技術(shù)出口進(jìn)行苛刻的審核和禁運(yùn)，使得國(guó)家在航天、航空乃至國(guó)家安全領(lǐng)域都受到嚴(yán)重制約。因此，研 發(fā)具有自主知識(shí)產(chǎn)權(quán)的FPGA技術(shù)與產(chǎn)品對(duì)打破美國(guó)企業(yè)和政府結(jié)合構(gòu)成的壟 斷，及國(guó)家利益意義深遠(yuǎn)。作為一種可編程邏輯

5、器件，F(xiàn)PG/在短短二十多年中從電子設(shè)計(jì)的外圍器件 逐漸演變?yōu)閿?shù)字系統(tǒng)的核心。伴隨半導(dǎo)體工藝技術(shù)的進(jìn)步，F(xiàn)PGA器件的設(shè)計(jì)技術(shù)取得了飛躍發(fā)展及突破。通過(guò) FPGA器件的發(fā)展歷程來(lái)看，今后仍將朝下以下 幾個(gè)方向發(fā)展：?高密度、高速度、寬頻帶、高保密；?低電壓、低功耗、低成本、低價(jià)格；? IP軟/硬核復(fù)用、系統(tǒng)集成；?動(dòng)態(tài)可重構(gòu)以及單片集群；?緊密結(jié)合應(yīng)用需求，多元化發(fā)展。此外，集成了 FPGA架構(gòu)、硬核CPU子系統(tǒng)（ARM/MIPS/MQU及其他硬核IP的芯片已經(jīng)發(fā)展到了一個(gè)“關(guān)鍵點(diǎn)”，它將在今后數(shù)十年中得到廣泛應(yīng)用， 為系統(tǒng)設(shè)計(jì)人員提供更多的選擇。例如，以應(yīng)用為導(dǎo)向，在受專利保護(hù)的FPGA平臺(tái)

6、架構(gòu)上無(wú)縫集成特定功能模塊，以形成具備行業(yè)競(jìng)爭(zhēng)優(yōu)勢(shì)（高性價(jià)比）的獨(dú) 特產(chǎn)品。Altera、Cypress?半導(dǎo)體、In tel?和Xili nx?公司等供應(yīng)商相繼在最近 一年發(fā)布或者開(kāi)始發(fā)售SoC FPGA器件。在FPGA領(lǐng)域，Xilinx和Altera長(zhǎng)期穩(wěn)坐第一第二的位置。根據(jù)最新 Form-10K數(shù)據(jù)顯示，其分別占有48唏口 41%勺市場(chǎng)份額。其中Xilinx凈銷售額為23.1億美元，凈收入為6.3億美元；Altera凈銷售額為19.5億美元，凈收入為7.8億美元。這兩家公司一直以來(lái)是市場(chǎng)和技術(shù)的領(lǐng)頭羊，而剩余的市場(chǎng)份額被Lattice 占據(jù)多數(shù)為了在競(jìng)爭(zhēng)中占據(jù)主動(dòng)，Xilinx與Alt

7、era新近分別宣布其下一代FPGA產(chǎn) 品都將采用高k金屬柵技術(shù)的28nm工藝，以滿足諸如云計(jì)算、移動(dòng)互聯(lián)網(wǎng)和3G 應(yīng)用等領(lǐng)域所不斷增長(zhǎng)的帶寬需求。由于PLD器件采用更高技術(shù)的工藝節(jié)點(diǎn)制造，無(wú)疑可以降低成本、提升性能，尤其是能夠改進(jìn)一直以來(lái)為ASIC所詬病的功耗水平，以適應(yīng)更廣闊的設(shè)計(jì)應(yīng)用。Xilinx和Altera雖然控制世界將近90%勺FPGA市場(chǎng)，但是他們的產(chǎn)品是大 多以純FPGA為主?！捌脚_(tái)化”已成為FPGA-個(gè)發(fā)展趨勢(shì)，盡管Xilinx和Altera 在FPGA“平臺(tái)化”方面在最近幾年也有涉及，但概念和特點(diǎn)比較簡(jiǎn)單，沒(méi)有完 全形成氣候。權(quán)威市場(chǎng)調(diào)研機(jī)構(gòu)Gartner 2010年初的預(yù)測(cè)

8、數(shù)據(jù)表明，F(xiàn)PGAlE處于一個(gè)加 速增長(zhǎng)的市場(chǎng)勢(shì)態(tài)中。未來(lái)5年，市場(chǎng)平均增長(zhǎng)幅度超過(guò)12.6%，這種增長(zhǎng)幅度 遠(yuǎn)大于ASIC和ASSP市場(chǎng)。同時(shí)，市場(chǎng)數(shù)據(jù)表明其行業(yè)平均毛利大于60% FPGA行業(yè)需要更大的市場(chǎng)規(guī)模，以吸引更多的使用者。預(yù)計(jì)未來(lái)5年，隨著產(chǎn)量增加， 成本進(jìn)一步降低，F(xiàn)PGA市場(chǎng)份額將會(huì)持續(xù)增大。1.3課程設(shè)計(jì)任務(wù)在本課程設(shè)計(jì)中使用Altera 公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35開(kāi)發(fā)板設(shè)計(jì)一個(gè)直流電機(jī)測(cè)控儀控制和測(cè)量開(kāi)發(fā)板上的直 流電機(jī)，設(shè)計(jì)模塊要求能產(chǎn)生可調(diào)占空比的PWM波以對(duì)直流電機(jī)進(jìn)行速度控制，并能通過(guò)開(kāi)發(fā)板上直流電機(jī)模塊的霍爾器

9、件反饋的信息，計(jì)算直流電機(jī)轉(zhuǎn)速，并顯示電機(jī)的信息?；炯寄苷莆眨?掌握時(shí)鐘作用下頻率的控制2掌握十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)3掌握16位的鎖存器的設(shè)計(jì)4掌握顯示譯碼功能的設(shè)計(jì)基本功能要求1利用旋轉(zhuǎn)電位器實(shí)現(xiàn)轉(zhuǎn)速的控制2利用PWM信號(hào)實(shí)現(xiàn)轉(zhuǎn)速的控制擴(kuò)展功能選擇性要求1利用4X4鍵盤陣列實(shí)現(xiàn)鍵盤轉(zhuǎn)速的控制2利用16*16點(diǎn)陣顯示實(shí)現(xiàn)轉(zhuǎn)速的顯示2設(shè)計(jì)原理2.1直流電機(jī)測(cè)控總原理直流電機(jī)測(cè)控儀總體設(shè)計(jì)硬件由圖 2.1所示，F(xiàn)PGA為Altera公司的EP2C35 系列，輸入設(shè)備有時(shí)鐘、4*4鍵盤、霍爾器件。時(shí)鐘采用1MHZ,4*4鍵盤給FPGA 輸入一個(gè)4位數(shù)組信號(hào)，霍爾器件輸入計(jì)數(shù)脈沖。輸出設(shè)備有直流電機(jī)、1

10、6*16點(diǎn)陣LED直流電機(jī)可采用直接由旋鈕控制轉(zhuǎn)速或者PWM控制轉(zhuǎn)速，16*16點(diǎn)陣LED顯示每分鐘轉(zhuǎn)速以及設(shè)計(jì)者名字。直流電機(jī)霍爾器件4*4鍵盤時(shí) 鐘1MHZFPGA16*16點(diǎn)陣LED圖2.1總體設(shè)計(jì)硬件框架圖2.2直流電機(jī)與霍爾器件工作原理直流電機(jī)是我們生活當(dāng)中常用的一種電子設(shè)備。其內(nèi)部結(jié)構(gòu)如下圖2.2所示:N換向片樞鐫心B2主晞極S圖2.2直流電機(jī)結(jié)構(gòu)圖下面就上圖來(lái)說(shuō)明直流電機(jī)的工作原理。將直流電源通過(guò)電刷接通電樞繞 組，使電樞導(dǎo)體有電流流過(guò)，由于電磁作用，這樣電樞導(dǎo)體將會(huì)產(chǎn)生磁場(chǎng)。同時(shí)產(chǎn)生的磁場(chǎng)與主磁極的的磁場(chǎng)產(chǎn)生電磁力， 這個(gè)電磁力作用于轉(zhuǎn)子，使轉(zhuǎn)子以 一定的速度開(kāi)始旋轉(zhuǎn)。這樣電機(jī)

11、就開(kāi)始工作。為了能夠測(cè)定出電機(jī)在單位時(shí)間內(nèi)轉(zhuǎn)子旋轉(zhuǎn)了多少個(gè)周期，我們?cè)陔姍C(jī)的外部電路中加入了一個(gè)開(kāi)關(guān)型的霍爾原件（44E），同時(shí)在電子轉(zhuǎn)子上的轉(zhuǎn)盤上加 入了一個(gè)能夠使霍爾原件產(chǎn)生輸出的帶有磁場(chǎng)的磁鋼片。當(dāng)電機(jī)旋轉(zhuǎn)時(shí)，帶動(dòng)轉(zhuǎn)盤是的磁鋼片一起旋轉(zhuǎn)，當(dāng)磁鋼片旋轉(zhuǎn)到霍爾器件的上方時(shí)， 可以導(dǎo)致霍爾器件 的輸出端高電平變?yōu)榈碗娖?。?dāng)磁鋼片轉(zhuǎn)過(guò)霍爾器件上方后，霍爾器件的輸出端 又恢復(fù)高電平輸出。這樣電機(jī)每旋轉(zhuǎn)一周，則會(huì)使霍爾器件的輸出端產(chǎn)生一個(gè)低 脈沖，我們就可以通過(guò)檢測(cè)單位時(shí)間內(nèi)霍爾器件輸出端低脈沖的個(gè)數(shù)來(lái)推算出直 流電機(jī)在單位時(shí)間內(nèi)的轉(zhuǎn)速。直流電機(jī)和開(kāi)關(guān)型霍爾器件的電路原理圖如下圖 2.3所示：圖2.

12、3直流電機(jī)、霍爾器件電路圖直流電機(jī)驅(qū)動(dòng)有兩種方式，其一是可以由模擬電平來(lái)驅(qū)動(dòng)，把電路圖上4與3短接，可以旋轉(zhuǎn)實(shí)驗(yàn)箱左邊的旋鈕，調(diào)節(jié)旋鈕的可以控制速度；其二是通過(guò) PWM控制，把電路圖的6與5短接，PWM&號(hào)高電位選通三極管，讓直流電機(jī)轉(zhuǎn) 動(dòng)，不過(guò)為了讓直流電機(jī)獲得較大的轉(zhuǎn)速， 同樣要把電機(jī)左邊的旋鈕調(diào)到比較大 的位置。4*4鍵盤驅(qū)動(dòng)對(duì)鍵盤的電位掃描，就可以確定當(dāng)前的鍵有沒(méi)有被按下。 單個(gè)按鍵電路如圖2.4所示，在按鍵沒(méi)有被按下時(shí)，在判斷電位點(diǎn)可以獲取高電位，在鍵被按下時(shí)， 在判斷電位為低電位，這樣可以通過(guò)判斷點(diǎn)電位的高低即可確定按鍵有沒(méi)有被按 下。GtW-vccsiRlCO1 i i H知腑電

13、應(yīng)圖2.4單個(gè)按鍵電路圖4*4的鍵盤與FPGA連接圖如下圖2.5所示，掃描鍵盤由FPGA勺8個(gè)控制端 口確定，控制行端口設(shè)置為buffer模式，控制列端口設(shè)置為in模式，掃描鍵盤 2歹把/殳才的方法為先給第一行鍵盤為低電平， 其余行列為高電平，讀取縱列的電位值，如 果沒(méi)鍵被按下，在電位判斷端口獲取的為高電位， 如果有鍵按下，電位判斷點(diǎn)的 電平不全為零，由電位值的第幾位為零就可以確定當(dāng)前行那個(gè)鍵被按下， 依次對(duì) 四行鍵盤掃描，掃描結(jié)束輸出4位數(shù)組的信號(hào)，以告訴那個(gè)鍵被按下。圖2.5 4*4矩陣鍵盤電路原理圖16*16點(diǎn)LED陣列驅(qū)動(dòng)16*16點(diǎn)陣由此256個(gè)LED通過(guò)排列組合而形成16行*16列

14、的一個(gè)矩陣式的LED陣列，俗稱16*16點(diǎn)陣。單個(gè)的LED的電路如下圖20-1所示：Rn 制 Cn圖2.6單個(gè)LED電路圖由上圖可知，對(duì)于單個(gè)LED的電路圖當(dāng)Rn輸入一個(gè)高電平，同時(shí)Cn輸入一個(gè)低電平時(shí)，電路形成一個(gè)回路，LED發(fā)光。也就是LED點(diǎn)陣對(duì)應(yīng)的這個(gè)點(diǎn)被點(diǎn)亮。16*16點(diǎn)陣也就是由16行和16列的LED組成，其中每一行的所有16個(gè)LED 的Rn端并聯(lián)在一起，每一列的所有 16個(gè)LED的Cn端并聯(lián)在一起。通過(guò)給 Rn 輸入一個(gè)高電平，也就相當(dāng)于給這一列所有LED輸入了一個(gè)高電平，這時(shí)只要某 個(gè)LED的Cn端輸入一個(gè)低電平時(shí)，對(duì)應(yīng)的LED就會(huì)被點(diǎn)亮。具體的電路如下圖2.7所示:R0R1C

15、O Cl C2 eC世必鼻-共5宴-i加 加 “圖2.7 16*16點(diǎn)陣電路原理圖16*16點(diǎn)陣LED驅(qū)動(dòng)時(shí)，依次選通LED點(diǎn)陣行端口，每次只能選通一個(gè)端口 (Cn)，字符譯碼的第N列結(jié)果在列端口( Rn)輸入，通過(guò)高速依次點(diǎn)亮led點(diǎn)陣 就可看到led點(diǎn)陣上顯示的數(shù)字和文字。PWM控制原理PW控制就是對(duì)脈沖的寬度進(jìn)行調(diào)制的技術(shù)。即通過(guò)對(duì)一系列脈沖的寬度進(jìn) 行調(diào)制來(lái)等效地獲得所需要的波形。如下圖2.8所示，設(shè)定值計(jì)數(shù)器設(shè)置 PWM信號(hào)的占空比。當(dāng)UD=1，輸入 CLK2使設(shè)定值計(jì)數(shù)值的輸出值增加，PW啲占空比增加，電機(jī)轉(zhuǎn)速加快；當(dāng)UD= 0,輸入CLK2使設(shè)定值計(jì)算器的輸出值減小，PWM勺占空

16、比減小，電機(jī)轉(zhuǎn)速變 慢。在CLK0的作用下，鋸齒波計(jì)數(shù)器輸出周期性線性增加的鋸齒波。當(dāng)計(jì)數(shù)值 小于設(shè)定值時(shí)，數(shù)字比較器輸出低電平；當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)，數(shù)字比較器輸 出高電平，由此產(chǎn)生周期性的PWM波形。旋轉(zhuǎn)反向控制電路控制直流電動(dòng)機(jī)轉(zhuǎn)向 和啟/停，該電路由兩個(gè)2選1多路選擇器組成，ZF鍵控制選擇PWh波形從正端Z進(jìn)入H橋，還是從負(fù)端進(jìn)入H橋，以控制電機(jī)的旋轉(zhuǎn)方向。STARTS通過(guò)“與” 門控制PW啲輸出，實(shí)現(xiàn)對(duì)電機(jī)的工作/停止控制。H橋電路由大功率晶體管組 成，PWM波形通過(guò)方向控制電路送到 H橋，經(jīng)功率放大以后驅(qū)動(dòng)電機(jī)轉(zhuǎn)動(dòng)。3程序設(shè)計(jì)總體程序設(shè)計(jì)思路程序總體設(shè)計(jì)分為時(shí)鐘控制信號(hào)模塊、十進(jìn)制

17、計(jì)數(shù)模塊、顯示模塊、鍵盤模 塊、pwm空制模塊、十六位鎖存模塊。設(shè)計(jì)思路為十進(jìn)制計(jì)數(shù)器對(duì)霍爾器件的脈 沖數(shù)計(jì)數(shù)，時(shí)鐘控制在到了六秒時(shí)將計(jì)數(shù)值鎖存到16位鎖存器，顯示模塊的點(diǎn)陣LED顯示鎖存器所鎖存的值以及設(shè)計(jì)者名字，同時(shí)鍵盤模塊送出鍵盤所按得鍵 值控制直流電機(jī)轉(zhuǎn)速的增減。時(shí)鐘控制信號(hào)程序設(shè)計(jì)時(shí)鐘控制信號(hào)中要為下級(jí)鎖存模塊提供鎖存控制型號(hào)，同時(shí)為計(jì)數(shù)模塊提使 能和清零信號(hào)。設(shè)計(jì)當(dāng)中由 Cnttemp對(duì)1MHZ的上升緣計(jì)數(shù)來(lái)產(chǎn)生1HZ的信號(hào)（Cnttemp5000送出低電平），Count對(duì)秒信號(hào)計(jì)數(shù)，鎖存控制信號(hào)在第六秒結(jié)束時(shí)送出， 清零信號(hào)在第7秒送出，所以要先產(chǎn)生秒脈 沖。1M 的時(shí)鐘注：En

18、al為輸出控制計(jì)數(shù)器的使能信號(hào)。Clr為輸出控制計(jì)數(shù)器的清零信號(hào)。Load為輸出控制鎖存器的鎖存信號(hào)圖3.2時(shí)鐘控制信號(hào)模塊3.3十進(jìn)制計(jì)數(shù)器程序設(shè)計(jì)設(shè)計(jì)當(dāng)中要顯示當(dāng)前直流電機(jī)的轉(zhuǎn)速，因而要4位十進(jìn)制的計(jì)數(shù)器，對(duì)轉(zhuǎn)速脈沖計(jì)數(shù)。設(shè)計(jì)當(dāng)中只需要設(shè)計(jì)一位十進(jìn)制的計(jì)數(shù)器，設(shè)計(jì)當(dāng)中特別注意對(duì)進(jìn)位脈沖的處理。設(shè)計(jì)流程如下：計(jì)數(shù)脈沖圖3.3十進(jìn)制計(jì)數(shù)器程序設(shè)計(jì)流程圖注：CLR為外部輸入的清零信號(hào)。ENA為外部輸入的計(jì)數(shù)使能信號(hào)十進(jìn)制計(jì)數(shù)器對(duì)計(jì)數(shù)脈沖計(jì)數(shù)，當(dāng)計(jì)數(shù)值到了 9時(shí)，計(jì)數(shù)值重新到零，同時(shí) 在歸零的同時(shí)輸出進(jìn)位脈沖。CLKCOP.DJCLR 心叭口燈HTENADIN=INDIN=DIN圖3.4十進(jìn)制計(jì)數(shù)

19、模塊3.4鎖存模塊程序設(shè)計(jì)16位鎖存模塊設(shè)計(jì)較為簡(jiǎn)單，只有在控制信號(hào)為高電平時(shí)鎖存當(dāng)前輸入的 信號(hào)值，在低電平時(shí)保持鎖存被鎖存的輸入信號(hào)。OUT=DIN圖3.5 16位鎖存器設(shè)計(jì)流程注：IN為16位輸入信號(hào)，OUT為16位輸出信號(hào)，LOAD為輸入鎖存信 號(hào)。信號(hào)DIN對(duì)IN信號(hào)進(jìn)行保存，只有在LOAD= 1時(shí)才把IN信號(hào)保存 到DIN，DIN再傳遞給OUT*,#*# *懇于豐畫(huà) 審丁豐芒事尸K聲h卓審*杳丁譽(yù)芒杳*”聿、REtMr-F :J才PJT-DIN1$.DikJ V i./S T -WVT”|r ！ S| - Slrrf J嚴(yán)FFrW 子子孑樸* 丁廣*十十廣/廣廣嚴(yán)了廠產(chǎn)V嚴(yán)/VFd

20、Y于r欄 圖3.6 16位鎖存模塊PWM控制信號(hào)程序設(shè)計(jì)PWM控制信號(hào)為驅(qū)動(dòng)直流電機(jī)轉(zhuǎn)速的使能信號(hào)， PWM控制由四個(gè)輸入信號(hào)控 制pwm的占空比，本設(shè)計(jì)當(dāng)中最高為15/16，由控制信號(hào)” 1111 ”獲得，最低為 0，由控制信號(hào)” 0000”獲得。流程如:時(shí)鐘1MHZ輸出pwm控制信號(hào)圖3.7 PWM控制流程圖注：KEY為輸入數(shù)據(jù)大小CYCLE寸時(shí)鐘從0到16000循環(huán)計(jì)數(shù)，當(dāng)CYCLE=0寸把輸出電平置為高 電平，CYCLE輸入值*1000時(shí)把輸出電平置為低電平，這樣就可以通過(guò)外部 輸入控制占空比，從而控制直流電機(jī)的轉(zhuǎn)速。圖3.8 PWM控制模塊鍵盤掃描程序設(shè)計(jì)PWI控制直流電機(jī)是通過(guò)掃描

21、鍵盤的按鍵來(lái)控制方波的占空比，所按得鍵值越來(lái)，方波的占空比越大，最高可達(dá) 15/16，最低為0。鍵盤掃描輸出為一個(gè)4為的數(shù)組。掃描簡(jiǎn)單的來(lái)所就是給行低電平，看列獲得的電位就可確定在此行所 按下的鍵。大體流程如下:時(shí)鐘1MHZ輸入圖3.9鍵盤掃描流程圖鍵盤模塊大體設(shè)計(jì)思路為，由信號(hào)COUNTS時(shí)鐘0到3循環(huán)計(jì)數(shù)，在CONT=N時(shí)對(duì)第N列掃描，判斷列端電位，確定當(dāng)前按鍵的鍵位，輸出鍵值。elknoujup-.Dpwmp.PwlumnR圖3.10鍵盤模塊3.7顯示模塊程序設(shè)計(jì)顯示模塊為16*16點(diǎn)陣LED大體流程如下:時(shí)鐘1KHZ圖3.11顯示模塊程序流程顯示程序中，我們把十進(jìn)制計(jì)數(shù)器的百、十、個(gè)位

22、數(shù)輸入，設(shè)計(jì)當(dāng)中，只記錄六秒鐘的轉(zhuǎn)速，顯示的為每分鐘的轉(zhuǎn)速。點(diǎn)陣LED顯示需要譯碼，按每列譯碼。點(diǎn)陣LED每次點(diǎn)亮一列，咼速點(diǎn)亮就可以在陣面上看到顯示漢字或者數(shù)字。圖3.12點(diǎn)陣顯示模塊4設(shè)計(jì)過(guò)程介紹4.1設(shè)計(jì)過(guò)程(1)測(cè)速顯示當(dāng)電機(jī)旋轉(zhuǎn)時(shí)，帶動(dòng)轉(zhuǎn)盤是的磁鋼片一起旋轉(zhuǎn)，當(dāng)磁鋼片旋轉(zhuǎn)到霍爾器件的 上方時(shí)，可以導(dǎo)致霍爾器件的輸出端高電平變?yōu)榈碗娖?。?dāng)磁鋼片轉(zhuǎn)過(guò)霍爾器件上方后，霍爾器件的輸出端又恢復(fù)高電平輸出。 這樣電機(jī)每旋轉(zhuǎn)一周，則會(huì)使霍 爾器件的輸出端產(chǎn)生一個(gè)低脈沖，我們就可以通過(guò)檢測(cè)單位時(shí)間內(nèi)霍爾器件輸出 端低脈沖的個(gè)數(shù)來(lái)推算出直流電機(jī)在單位時(shí)間內(nèi)的轉(zhuǎn)速。電機(jī)的轉(zhuǎn)速通常是指每分鐘電機(jī)的轉(zhuǎn)速，也

23、就是單位為rpm,實(shí)際測(cè)量過(guò)程中，為了減少轉(zhuǎn)速刷新的時(shí)間，通常都是510秒刷新一次。如果每6秒鐘刷新 一次，那么相當(dāng)于只記錄了 6秒鐘內(nèi)的電機(jī)轉(zhuǎn)數(shù)，把記錄的數(shù)據(jù)乘 10即得到一 分鐘的轉(zhuǎn)速。最后將這個(gè)數(shù)據(jù)在點(diǎn)陣上顯示出來(lái)。為了使顯示的數(shù)據(jù)能夠在點(diǎn)陣 上顯示穩(wěn)定，在這個(gè)數(shù)據(jù)的輸出時(shí)加入了一個(gè)16位的鎖存器，把鎖存的數(shù)據(jù)送給點(diǎn)陣顯示，這樣就來(lái)會(huì)因?yàn)樵谟?jì)數(shù)過(guò)程中，數(shù)據(jù)的變化而使點(diǎn)陣顯示不斷變化。(2) pwm產(chǎn)生控制通過(guò)控制占空比，從而達(dá)到控制直流電機(jī)控制。用按鍵先預(yù)設(shè)一個(gè)速度值， 讓電動(dòng)機(jī)的實(shí)際轉(zhuǎn)速與預(yù)設(shè)值比較，如果不相等，就調(diào)節(jié)占空比使之達(dá)到預(yù)設(shè)值。 4.2設(shè)計(jì)體會(huì)EDA技術(shù)對(duì)于我們電子信息工程

24、專業(yè)的學(xué)生來(lái)說(shuō)是一本很重要的專業(yè)技術(shù) 課程，EDA技術(shù)極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng) 強(qiáng)度，是一門實(shí)際應(yīng)用很廣泛的技術(shù)?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括 在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域， 都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛 使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都 可能涉及到EDA技術(shù)。所以,EDA課程的學(xué)習(xí)對(duì)于我們自身素質(zhì)和能力的提高有十分重要的積極作 用,應(yīng)該很認(rèn)真的學(xué)習(xí)本次課程設(shè)計(jì)為期2周，在這兩周中，我們經(jīng)歷了從什么都不懂，到有些了 解，到逐漸熟悉

25、EDA各軟件使用，及VHDL語(yǔ)言的運(yùn)用幾個(gè)過(guò)程。在此過(guò)程中我 學(xué)到了很多書(shū)本上學(xué)不到的東西，同時(shí)也鞏固了以前所學(xué)的知識(shí)。在做子模塊編 寫(xiě)的時(shí)候遇到了很多問(wèn)題，開(kāi)始時(shí)什么都不知道，就到網(wǎng)上搜集資料，查看老師 給的資料，再不懂的就問(wèn)老師，后來(lái)弄清了其中的原理后，經(jīng)過(guò)多次練習(xí)，逐漸 能夠解決編寫(xiě)程序中的問(wèn)題，把模塊編寫(xiě)出來(lái)。然而，在仿真時(shí)，也遇到了一點(diǎn) 困難,想要的結(jié)果不能得到正確的顯示，但是經(jīng)過(guò)對(duì)結(jié)果的一點(diǎn)點(diǎn)分析，從錯(cuò)誤 中思考產(chǎn)生錯(cuò)誤的原因，修改電路圖，最終得到想要的結(jié)果，完成了本次課程設(shè) 計(jì)。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與

26、實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論， 從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力，才能真正為社會(huì)服務(wù)。在此，也要感謝同組的成員，我基礎(chǔ)不好，很多都不懂，感謝他在這兩周的 無(wú)私幫助，細(xì)心講解，還要感謝給予我們悉心指導(dǎo)的老師，在這兩周中，多虧您 們不厭其煩的指教。謝謝！參考文獻(xiàn)1SOPCIIEDA實(shí)驗(yàn)指導(dǎo)書(shū)（第二版）2SOPCII使用手冊(cè)（第二版）3EDA技術(shù)與應(yīng)用（第4版）.江國(guó)強(qiáng)編著電子工業(yè)出版社，20134EDA技術(shù)實(shí)用教程（第二版），潘松、黃繼業(yè)編著，科學(xué)出版社,2005附錄A:設(shè)計(jì)程序時(shí)鐘控制信號(hào)模塊程序library ieee;use ieee.std_logic_1164.all;us

27、e ieee.stdo gic_arith.all;use ieee.std_logic_ un sig ned.all;en tity teltcl isport( Clkinstd_logic;-時(shí)鐘輸入1Mhzenaoutstdo gic;-允許計(jì)數(shù)clroutstd_logic;-計(jì)數(shù)器清零信號(hào)產(chǎn)生loadoutstdo gic-鎖存、顯示輸出允許);end teltcl;architecture behave of teltcl issignal clk1hz:stdogic;-1HZ 時(shí)鐘信號(hào)sig nal count: stdo gic_vector(2 dow nto 0);-

28、6 秒計(jì)數(shù)sig nal clr1:stdo gic;-清零信號(hào)sig nal ena1:stdo gic;-允許計(jì)數(shù)信號(hào)sig nal Ioad1:stdo gic;-允許計(jì)數(shù)信號(hào)sig nal cq1,cq2,cq3,cq4 : INTEGER RANGE 0 TO 15;-計(jì)數(shù)數(shù)據(jù)beg inprocess(clk) -1HZ 信號(hào)產(chǎn)生variable cn ttemp : INTEGER RANGE 0 TO 999999; begi nIF clk=1 AND clkeve nt THENIF cn ttemp=999999 THEN cnttemp:=O;ELSEIF cn tte

29、mp500000 THEN clk1hz=1; ELSE clk1hz=0;END IF;cn ttemp:=c nttemp+1;END IF;end if;end process;process(Clk1hz)-6 秒計(jì)數(shù)begi nif(Clk1hzevent and Clk1hz=1) thencoun t=co un t+1;if coun t6 the nen a1v=1;load1v=0;clr1=0; elsif coun t=6 the nload1=1;e na1=0;clr1=0; elsifcoun t=7 the nen a1=0;load1=0;clr1=1; en

30、d if;end if;ena=ena1; load=load1;clr=clr1;end process;end behave;十進(jìn)制計(jì)數(shù)器模塊程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT (CLK:IN STD_LOGIC;-計(jì)數(shù)時(shí)鐘信號(hào)CLR:IN STD_LOGIC;-清零信號(hào)ENA:IN STD_LOGIC;-計(jì)數(shù)使能信號(hào)CQ :OUT INTEGER RANGE 0 TO 15;-4 位計(jì)數(shù)結(jié)果輸出CARRY_OUT:OUT STD_LOGIC);-計(jì)數(shù)進(jìn)位END CNT10;ARCHITECTURE

31、ART OF CNT10 ISSIGNAL CQI :INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,ENA) ISBEGINIF CLR= 1 THEN CQI= 0;-計(jì)數(shù)器異步清零elsIF CLKEVENT AND CLK= 1 THENIF ENA= 1 THENiF CQI=10 THEN cqi=1;ELSE CQI=cqi+1;END IF; -等于9,則計(jì)數(shù)器清零END IF;END IF;END PROCESS;PROCESS (CQI) IS鍵盤掃描程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use

32、IEEE.STD_LOGIC_ARITH.ALL;PORT ( elk rst row線eolu mn pwmEND ek;use IEEE.STD_LOGIC_UNSIGNED.ALL;:IN std_logic;:IN std_logie;:OUT stdogic_vector(3 DOWNTO 0);-行:IN std_logie_veetor(3 DOWNTO 0);-列線 out integer range 0 to 15 );-電機(jī)控制信號(hào)ARCHITECTURE areh OF ek ISSIGNAL div_ent : std_logie_veetor(24 dow nto 0

33、);SIGNAL sean_key碼寄存器:std_logie_veetor(3 DOWNTO 0);-掃描SIGNAL key_eodein teger range 0 to 15;sig nal keynum : in teger range 0 to 15;BEGINrow = sea n_key;pwm = key_eode;PROCESS(clk,rst)BEGINIF (NOT rst = 1) THENdiv_e nt = 0000000000000000000000000;ELSIF(elkEVENT AND elk = 1)THEN div_e nt sean_key sea

34、n_key scan_key scan_key=0111; END CASE;END PROCESS;PROCESS(clk,rst) BEGINIF (NOT rst = 1) THEN key_code CASE colu mn ISWHEN 1110=key_code key_code key_code key_code NULL;END CASE;WHEN 1101=CASE colu mn ISWHEN 1110=key_code key_code key_code key_code NULL;END CASE;WHEN 1011=CASE colu mn ISWHEN 1110=

35、key_code key_code key_code key_code NULL;END CASE;WHEN 0111=CASE colu mn ISWHEN 1110=key_code key_code key_code key_code NULL;END CASE;WHEN OTHERS =key_code = 15;END CASE;END IF;END PROCESS;END arch;16*16點(diǎn)陣顯示程序 library ieee;use ieee.std_logic_1164.all;use ieee.stdo gic_arith.all;use ieee.std_logic_

36、un sig ned.all;entity asd isport( clk : in std_logic;-時(shí)鐘輸入in3,in2,in1,in0:in stdogic_vector(3 downto 0);-點(diǎn)陣列控制-點(diǎn)陣行顯示keyc : outstdo gic_vector(15 dow nto 0);keyr : out stdo gic_vector(15 dow nto 0);end asd;architecture behave of asd issig nal cdo unt : std_logic_vector(3 dow nto 0); signal dount : st

37、d_logic_vector(8 downto 0);sig nal S: stdo gic_vector(3 dow nto 0);sig nal a : stdo gic_vector(3 dow nto 0); sig nal b: stdo gic_vector(3 down to 0);sig nal c : stdo gic_vector(3 dow nto 0); sig nal d: stdo gic_vector(3 down to 0);beg ina=in2;b=in1;c=in0;d=in3;process(clk)-顯示時(shí)序控制begi nif clkeve nt a

38、nd clk=1 the ndoun t=do un t+1;if doun t=255 the nif S=15 thenS=0000;elses=S+1; end if;s=s+1;elses=S;end if;if cdo un t15the ncdo un t=cdo un t+1;elsecdou ntkeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyckeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkey

39、rkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkey

40、rkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkey

41、rkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkey

42、rkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkey

43、rkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkey

44、rkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyrkeyr