1、恒流源電路第1頁，共29頁，2022年，5月20日，11點31分，星期三恒流源電路第2頁，共29頁，2022年，5月20日，11點31分，星期三基本電流鏡結(jié)構(gòu) 電流復制的基本原理 相同的工藝參數(shù)制作的兩個 相同的MOS器件具有相同 的柵源電壓，并且都工作在 飽和區(qū)則其漏極電流完全相 等，即實現(xiàn)了所謂的電流復制 。但由于存在溝道調(diào)制效應時，其漏源電壓 VDS若不相等，則其電流也不會相同。 第3頁，共29頁，2022年，5月20日，11點31分，星期三基本電流鏡結(jié)構(gòu)在考慮溝道調(diào)制效應時有： 從上式可以看出：假如已有IR，只要改變M1與M2的寬長比，就可設(shè)計出Io，它即可以與IR相等，也可與IR成一

2、比例關(guān)系，所以也稱為比例電流鏡，這種技術(shù)在模擬集成電路中有著廣泛的應用，比如作為放大器的負載。但是由于存在溝道調(diào)制效應，且VDS2是一變量，因此Io實際上不是一個恒流源。第4頁，共29頁，2022年，5月20日，11點31分，星期三基本電流鏡結(jié)構(gòu)如何改善Io的恒流特性以實現(xiàn)真正意義上的電流源，可以看到原則上有兩種方法：1、減小以至消除M2的溝道調(diào)制效應（因為VDS1VGS1為定值，故M1不影響Io的恒流特性），即通過增大M2的溝道長度，以減小，增大輸出阻抗，從而改善恒流特性。2、設(shè)定VDS2VDS1，則可知Io與IR只與M1、M2的寬長比相關(guān)，從而得到具有很好的恒流特性的電流源。第5頁，共29

3、頁，2022年，5月20日，11點31分，星期三基本電流鏡結(jié)構(gòu)因為溝道調(diào)制效應在小特征尺寸的CMOS工藝中是不能消除的，因此通常是采用第二種方法來改善電流源的恒流特性，由此而設(shè)計出了多種恒流源電路結(jié)構(gòu)。另外，有時還由于存在不同的體效應，使各自的閾值電壓Vth不相等，因而其電流也會產(chǎn)生偏差，這也可以通過電路的合理設(shè)計以消除它對電流鏡的影響。 第6頁，共29頁，2022年，5月20日，11點31分，星期三威爾遜電流源 該電流源的基本原理是利用負反饋來提高電流源的輸出阻抗以使電流源具有良好的恒流特性。第7頁，共29頁，2022年，5月20日，11點31分，星期三威爾遜電流源上圖中，由于VDS1=VG

4、S3+VGS2，而VGS1=VGS2，所以：VDS1VGS1，因此M1一定工作在飽和區(qū)，所以根據(jù)飽和薩氏方程可得：由于VDS2VGS2，VDS1=VGS2VGS3，即VDS1VDS2，所以在這種電流源中，Io/IR的值不僅與M1、M2的幾何尺寸相關(guān)，還取決于VGS2與VGS3的值。第8頁，共29頁，2022年，5月20日，11點31分，星期三威爾遜電流源根據(jù)交流小信號等效電路，可求出電路的輸出阻抗。忽略M3的襯偏效應，則有： 進一步可推導出： 假定gm1=gm2=gm3，且gm1rds11，則上式可簡化為：第9頁，共29頁，2022年，5月20日，11點31分，星期三威爾遜電流源與基本電流鏡結(jié)

5、構(gòu)相比，威爾遜電流源具有更大的輸出阻抗，所以其恒流特性得到了很大的提高，且只采用了三個MOS管，結(jié)構(gòu)簡單，并可應用在亞閾值區(qū)。但是圖4中M3與M2的漏源 電壓仍不相同，因此提出 了一種改進型的威爾遜電 流源，如圖所示。 第10頁，共29頁，2022年，5月20日，11點31分，星期三威爾遜電流源上圖中引入了二極管連接的MOS管M4。根據(jù)飽和薩氏方程，Io/IR的表達式與上式相同，且有：VDS1VGS2VGS3VGS4。設(shè)定VGS3VGS4，則有VDS1VGS2= VDS2，則有：上式表明，該結(jié)構(gòu)很好消除了溝道調(diào)制效應，是一精確的比例電流源。而且只需四個MOS管就可實現(xiàn)，因此有較廣泛的應用。這種

6、結(jié)構(gòu)也可用于亞閾值區(qū)域作為精確的電流鏡使用。而要達到VGS4=VGS3，根據(jù)飽和薩氏方程可以得到其條件為：第11頁，共29頁，2022年，5月20日，11點31分，星期三共源共柵電流源高輸出阻抗恒流源 共源共柵電流源是采用共源共柵結(jié)構(gòu)來促使VDS2VDS1，從而改善恒流特性的一種行之有效的電路結(jié)構(gòu)，其電路結(jié)構(gòu)如圖所示。第12頁，共29頁，2022年，5月20日，11點31分，星期三共源共柵電流源高輸出阻抗恒流源適當選擇M3與M4的尺寸，就可實現(xiàn)VGS3VGS4，且有：VGS4+VA=VGS3+VB，因此，若(W/L)3/(W/L)4=(W/L)2/(W/L)1，且VGS3=VGS4時可得到VA

7、=VB，即使M4與M3存在襯偏效應這個結(jié)果也成立。該結(jié)構(gòu)的輸出阻抗為： 由上式可以發(fā)現(xiàn)，其輸出阻抗很大，大約為基本結(jié)構(gòu)輸出阻抗的gm4rds4倍。 第13頁，共29頁，2022年，5月20日，11點31分，星期三共源共柵電流源高輸出阻抗恒流源共源共柵結(jié)構(gòu)的主要缺點是損失了電壓余度 。一般可采用(W/L)3(W/L)1，(W/L)4(W/L)2進行補償。 為了保證VDS2VDS1=VGS1成立，根據(jù)薩氏方程，可得到M1、M2、M3、M4的幾何尺寸必須滿足：(W/L)3/(W/L)4=(W/L)2/(W/L)1，一般取L1L2L3L4，則VGS3VGS4，VGS2VGS1。總之，該結(jié)構(gòu)的電流仍與基

8、本結(jié)構(gòu)的相同，即仍取決于底層的電流鏡（M1與M2）。 第14頁，共29頁，2022年，5月20日，11點31分，星期三低壓共源共柵結(jié)構(gòu)常數(shù)Vb的偏置 主要結(jié)構(gòu)是一個輸出與輸入短路的共源共柵結(jié)構(gòu)。由圖可以看出，三極管M3處于飽和區(qū)的條件為： 而三極管M1飽和的條件為： 即： 該式成立的條件是： 即： 或VVth1。 第15頁，共29頁，2022年，5月20日，11點31分，星期三低壓共源共柵結(jié)構(gòu)常數(shù)Vb的偏置在實際電路中只需適當選取M3的尺寸以使它的過驅(qū)動電壓V保持小于M1的閾值電壓即可得到Vb的值以滿足M1與M3工作于飽和區(qū)。選取VbVGS3(VGS1Vth1)Vth2V，則輸出的最小電壓值為

9、2V，可以發(fā)現(xiàn)采用這種結(jié)構(gòu)增大了輸出電壓的擺幅。并且M1與M2的漏源電壓相等，因此由飽和薩氏方程可知，輸出電流能精確復制基準電流。 第16頁，共29頁，2022年，5月20日，11點31分，星期三低壓共源共柵結(jié)構(gòu)常數(shù)Vb的偏置為了使消耗的電壓余度最小，且保證三極管M1處于飽和區(qū)，因此可選取VA= VGS1Vth1，而Vb電位的選擇必須使M3導通，因此Vb必須等于(或略高于) VGS2(VGS1Vth1)，這樣可以采用如圖4.6所示的電路來提供Vb。在圖中，M5與M1完全相同，即有 VGS5VGS1，因此根據(jù)以上分析， 要求(W/L)6(W/L)3，VGS6VGS3， 且(W/L)7取較大的值，

10、則有VGS7約 等于Vth7而大于Vth1，適當選擇M6的 尺寸，可以得到VGS6VGS7VGS3Vth1。第17頁，共29頁，2022年，5月20日，11點31分，星期三高輸出阻抗、高輸出擺幅的恒流源 采用了源極跟隨器電平移位電路來實現(xiàn)的，M2與M4構(gòu)成一電平移位電路，且其值為閾值電壓Vth。 第18頁，共29頁，2022年，5月20日，11點31分，星期三高輸出阻抗、高輸出擺幅的恒流源M1的柵極與源極電位為VthV （V為過驅(qū)動電壓），M3管的柵極電位為VDS1+Vth+V2Vth+3V，由于M4的移位電平電壓為Vth，所以M2管的漏極電位為Vth2V，因此M5的漏源電壓VDSVVGSVt

11、h，則輸出電壓的最小值為：2V，因此采用此結(jié)構(gòu)的電流鏡具有高輸出擺幅的特性。同理，由于采用的是級聯(lián)結(jié)構(gòu)，因此還具有高的輸出阻抗。 第19頁，共29頁，2022年，5月20日，11點31分，星期三高輸出阻抗、高輸出擺幅的恒流源所有的MOS管的偏置電流為Io（IRIo），為了實現(xiàn)上述要求的M3管的柵極電位：2Vth+3V，而其上的電流仍為IR，則必須有合理的幾何尺寸，假設(shè)除M3外，其它MOS管的寬長比均相同，則根據(jù)飽和薩氏方程有：而VGS3Vth=Vth+2VVth=2V，可得到：由上式可知：M3的寬長比應取為其他MOS管的寬長比的1/4。 第20頁，共29頁，2022年，5月20日，11點31分

12、，星期三電源抑制電流源 -CMOS峰值電流源 所謂峰值電流源是指輸出電流是一個最大值，通過以下分析可發(fā)現(xiàn)這種 電流源的最大電流與電源 電壓無關(guān)，即具有很好的 電源抑制能力。該電流源 既可工作在亞閾值狀態(tài)， 也可工作在飽和狀態(tài)。第21頁，共29頁，2022年，5月20日，11點31分，星期三電源抑制電流源 -CMOS峰值電流源1 亞閾值狀態(tài)亞閾值電流源是利用MOS管工作在亞閾值區(qū)的特性得到的。其具體電路結(jié)構(gòu)如圖所示。上圖中三極管M1與M3 工作于亞閾值區(qū)，且有： ID01ID03，VDSVth， VGS1IDS1RVGS3 第22頁，共29頁，2022年，5月20日，11點31分，星期三電源抑制

13、電流源 -CMOS峰值電流源式中ID0IS0/（W/L），故有： 對上式兩邊對IDS1求導，則其一階導數(shù)為0時的值為Io的極值，并可證明共兩階導數(shù)小于0，因此Io存在最大值。 第23頁，共29頁，2022年，5月20日，11點31分，星期三電源抑制電流源 -CMOS峰值電流源因此可求出當IDS1nVT/R時Io為最大，且有：由上式可看出Io的峰值電流與VT成正比，即在選擇IRIDS1=nVT/R時，輸出電流可通過R、M3與M1的寬長比之比決定，而與電源電壓幾乎無關(guān)，因此該電流源又稱為電源抑制電流源。電路中的電阻R可由擴散電阻實現(xiàn)。而且當IR稍偏離nVT/R時，輸出電流值Io幾乎不變。該電路有一

14、個主要缺點就是電阻R隨工藝及溫度變化較明顯，因此必須考慮溫度及工藝對輸出電流Io的影響。 第24頁，共29頁，2022年，5月20日，11點31分，星期三電源抑制電流源 -CMOS峰值電流源2飽和工作狀態(tài)：假設(shè)M1與M3工作于飽和區(qū)，則根據(jù)飽和薩氏方程可求出：由以上兩式可得到：第25頁，共29頁，2022年，5月20日，11點31分，星期三電源抑制電流源 -CMOS峰值電流源同理，上式兩邊對VDS1求導，就可求得在IDS1（VDS3Vth）/R時，Io的值為最大，且其最大值為：因此，當IR取為（VDS3Vth）/R時，其輸出電流由M1與M3的寬長比之比、電阻R及M3的過驅(qū)動電壓決定，而與電源電

15、壓無關(guān)。該電流源具有很高的電源抑制比。且當IR稍偏離nVT/R時，輸出電流值Io仍可幾乎保持不變。同理，該電路的一個主要缺點就是電阻R隨工藝及溫度變化較明顯，因此必須考慮溫度及工藝對輸出電流Io的影響。 第26頁，共29頁，2022年，5月20日，11點31分，星期三 恒定跨導電流源所有的MOS管都工作在飽和區(qū)，并且假設(shè)M3的寬長比為M1的K倍 。根據(jù)KCL定理有： 且有： 根據(jù)飽和薩氏方程，則有： 第27頁，共29頁，2022年，5月20日，11點31分，星期三恒定跨導電流源求解上式可得：如果Vth很小，則上式可簡化成： 而根據(jù)有關(guān)跨導的定義，可求得其負載管的跨導為：第28頁，共29頁，2022年，5月20日，11