1、PAGE PAGE 32雙路低頻信號發(fā)生分析儀的設(shè)計制作（E題）【本科組】2012年摘 要：本設(shè)計使用ALTERA公司提供的EP2C35F484C7芯片作為主控制器平臺，采用現(xiàn)場可編程邏輯器件（FPGA），輔以必備的外圍電路（D/A轉(zhuǎn)換，信號調(diào)理電路，加法器，A/D轉(zhuǎn)換等）實現(xiàn)雙路低頻信號發(fā)生及分析儀的設(shè)計制作。該系統(tǒng)主要有波形表生成、信號參數(shù)控制、數(shù)模/模數(shù)轉(zhuǎn)換、頻譜分析、和VGA顯示等構(gòu)成。此信號發(fā)生器能夠?qū)崿F(xiàn)兩路信號均可程控選擇輸出正弦波、矩形波、三角波和鋸齒波四種波形，且信號參數(shù)能夠步進，通過按鍵進行頻率、幅值、相位和占空比的調(diào)節(jié)，而且信號經(jīng)離散傅立葉變化（FFT）后，頻譜圖能夠很好的

2、顯示在VGA上。經(jīng)過測試，本設(shè)計系統(tǒng)性能良好，各項指標(biāo)均能較好滿足要求，而且具有一定的創(chuàng)新。關(guān)鍵詞：現(xiàn)場可編程門陣列；FFT；A/D轉(zhuǎn)換；Abstract:This system is designed to use the the ALTERA company provided EP2C35F484C8 chip based controller platform, using field-programmable logic devices (FPGAs), supplemented necessary peripheral circuits（D/Aconversion, signal c

3、onditioning circuits, adder, A / D conversion) to achieve doubleRoad, the low-frequency signal generator and analyzer design. The system waveform table generation, control of the signal parameters, digital-to-analog / analog-to-digital conversion, spectrum analysis, and VGA display constitutes. Keyw

4、ord: The field programmable gate array; FFT;A / D conversion;目 錄 TOC o 1-3 h z u HYPERLINK l _Toc302850137 1系統(tǒng)方案與論證 PAGEREF _Toc302850137 h 1 HYPERLINK l _Toc302850138 1.1主控單元選擇 PAGEREF _Toc302850138 h 1 HYPERLINK l _Toc302850139 1.2D/A轉(zhuǎn)換芯片選擇 PAGEREF _Toc302850139 h 1 HYPERLINK l _Toc302850139 1.3信號

5、疊加芯片選擇 PAGEREF _Toc302850139 h 1 HYPERLINK l _Toc302850139 1.4信號采集芯片選擇 PAGEREF _Toc302850139 h 1 HYPERLINK l _Toc302850143 2系統(tǒng)理論分析與計算 PAGEREF _Toc302850143 h 2 HYPERLINK l _Toc302850144 2.1 信號發(fā)生原理的分析 PAGEREF _Toc302850144 h 2 HYPERLINK l _Toc302850145 2.2 信號頻域分析的原理 PAGEREF _Toc302850145 h 3 HYPERLIN

6、K l _Toc302850146 2.3 采樣頻率的設(shè)定 PAGEREF _Toc302850146 h 3 HYPERLINK l _Toc302850151 3電路與程序設(shè)計 PAGEREF _Toc302850151 h 5 HYPERLINK l _Toc302850152 3.1硬件電路的設(shè)計 PAGEREF _Toc302850152 h 5 HYPERLINK l _Toc302850153 3.1.1硬件子系統(tǒng)框圖 PAGEREF _Toc302850153 h 5 HYPERLINK l _Toc302850154 3.1.2 硬件子系統(tǒng)電路 PAGEREF _Toc302

7、850154 h 8 HYPERLINK l _Toc302850155 3.2系統(tǒng)軟件設(shè)計 PAGEREF _Toc302850155 h 9 HYPERLINK l _Toc302850154 3.2.1 系統(tǒng)軟件設(shè)計流程 PAGEREF _Toc302850154 h 8 HYPERLINK l _Toc302850154 3.2.2 信號發(fā)生部分系統(tǒng)原理圖 PAGEREF _Toc302850154 h 8 HYPERLINK l _Toc302850154 3.2.3存儲顯示模塊設(shè)計 PAGEREF _Toc302850154 h 8 HYPERLINK l _Toc30285015

8、4 3.2.4 VGA顯示方案設(shè)計 PAGEREF _Toc302850154 h 8 HYPERLINK l _Toc302850156 4測試方案與測試結(jié)果 PAGEREF _Toc302850156 h 9 HYPERLINK l _Toc302850157 4.1測試方案 PAGEREF _Toc302850157 h 9 HYPERLINK l _Toc302850158 4.2 測試結(jié)果及分析 PAGEREF _Toc302850158 h 9 HYPERLINK l _Toc302850159 4.2.1測試結(jié)果(數(shù)據(jù)) PAGEREF _Toc302850159 h 9 HYP

9、ERLINK l _Toc302850160 4.2.2測試分析與結(jié)論 PAGEREF _Toc302850160 h 11 HYPERLINK l _Toc302850160 4.2.3誤差分析 PAGEREF _Toc302850160 h 11 HYPERLINK l _Toc302850161 參考文獻 PAGEREF _Toc302850161 h 11 HYPERLINK l _Toc302850162 附錄1：電路總體原理圖 PAGEREF _Toc302850162 h 12 HYPERLINK l _Toc302850163 附錄2：軟件測試效果圖 PAGEREF _Toc3

10、02850163 h 12 HYPERLINK l _Toc302850164 附錄3：測試儀器表 PAGEREF _Toc302850164 h 12 HYPERLINK l _Toc302850165 附錄4：實際顯示波形 PAGEREF _Toc302850165 h 13 HYPERLINK l _Toc302850167 附錄5：源程序 PAGEREF _Toc302850167 h 14雙路低頻信號發(fā)生分析儀的設(shè)計制作（E題）【本科組】1系統(tǒng)方案與論證該系統(tǒng)框圖1，該系統(tǒng)包括DDS信號發(fā)生模塊、D/A轉(zhuǎn)換模塊、信號調(diào)理模塊、疊加模塊、A/D采樣模塊、FFT處理模塊及VGA顯示模塊構(gòu)

11、成，信號產(chǎn)生模塊可生成四種參數(shù)可調(diào)的信號，經(jīng)D/A模塊、調(diào)理電路、疊加電路后，被A/D采樣，進行FFT處理，得出其頻域特性，并將其頻譜顯示到VGA中。 圖1 系統(tǒng)設(shè)計框圖主控單元選擇方案一：使用單片機實現(xiàn) 本方案只要在單片機中建立各種波形的數(shù)據(jù)表，通過自身內(nèi)部的D/A轉(zhuǎn)換可自動輸出所需要的波形，也可根據(jù)要求實現(xiàn)頻率的設(shè)置與步進，但是，步進值取決于所采用的每個周期的輸出點數(shù)及計算機執(zhí)行指令時間，控制較復(fù)雜，精度不高。 方案二：使用EP2C35F484C 本方案只需要在FPGA內(nèi)部建立一個波形數(shù)據(jù)表，然后在時鐘的驅(qū)動下，讀取數(shù)據(jù)表中的數(shù)據(jù)，然后D/A的轉(zhuǎn)化，即可得到所需要的波形。要輸出不同的波形，

12、改變波形數(shù)據(jù)表中的內(nèi)容即可實現(xiàn)。若要實現(xiàn)頻率的設(shè)置和步進，只需要給FPGA相應(yīng)的數(shù)據(jù)關(guān)鍵字即可。使用FPGA，對不同的波形建立不同的存儲表，即可輸出不同的波形，方便與其他設(shè)備接口。綜合以上兩種方案，選擇方案二。D/A轉(zhuǎn)換芯片選擇方案一：選用高速芯片DAC902。DAC902采用電流引導(dǎo)型架構(gòu)，12位的分辨率，最高能到165的采樣頻率，并且具有良好的動態(tài)性能。但是在供電情況下，芯片的典型功耗值能達到170mW。方案二：選擇串行芯片TLV5638,。TLV5638采用電阻串行架構(gòu)，也具有12位的分辨率，采樣頻率最大能達到20W，能滿足題目頻率的要求，芯片的典型功耗值為4.5。方案一和方案二都能滿足

13、要求，且都為12位，但TLV5638的功耗少很多，所以選擇方案二。信號疊加芯片選擇方案一：選擇雙通道寬帶電壓反饋運算放大器opa2690。opa2690具有高壓擺率1800V/S，輸入電壓噪聲為5.5nV。方案二：選擇雙通道高精度，低噪聲運算放大器opa2227。輸入電壓噪聲為3nV，具有高共模抑制比138DB。方案一和方案二都能無失真輸出波形，但opa2227具有更低的電壓噪聲和更好地性能，且opa2690的靜態(tài)工作電流Iq為5.8mA，opa2227的靜態(tài)工作電流Iq為3.7mA，opa2227具有更低的功耗 。信號采集芯片選擇方案一：選擇高速芯片ADS805。ADS805為流水線型ADC

14、，信噪比為58DB，功耗值為325mW。方案二：選擇高速芯片ADS7886。ADS7886為串行ADC，性噪比72,25DB,在+5V供電下功耗值為7.5mW。方案一，方案二都能滿足題目要求，但方案二的功耗明顯少于方案一，且性能也優(yōu)于方案一。2系統(tǒng)理論分析與計算2.1信號發(fā)生原理的分析1）基于FPGA的DDS電路 DDS技術(shù)原理框圖如下所示，相位累加器在時鐘脈沖的控制下以步長K作累加，輸出的N位二進制碼與相位控制字P、波形控制字W相加后作為波形ROM的地址，對波形ROM進行尋址，波形ROM輸出的幅度碼S(n)經(jīng)D/A轉(zhuǎn)換器變成階梯波S(t)，在經(jīng)過低通濾波器平滑后就可以得到合成的信號波形。合成

15、的信號波形取決于波形ROM中存放的幅度碼，因此用DDS可以產(chǎn)生任意波形。圖2 DDS原理框圖在FPGA中，累加值K使用32位數(shù)據(jù)輸入，可變范圍為02N，其中N=32其輸出頻率為： (1)理論輸出最低頻率為： (2)其中fc本設(shè)計中fc=50MHz，N=32。則K=50MHz/2）DAC電路 為了確保輸出信號是雙路并且穩(wěn)定，DAC電路選用了兩個輸出通道的D/A轉(zhuǎn)換器TLV5638芯片。數(shù)據(jù)經(jīng)采樣輸入，通過D/A轉(zhuǎn)換，經(jīng)濾波到后級應(yīng)用。3）低通濾波器電路 為了保證最后波形的正確輸出，必須加入低通濾波濾除高頻分量。同時為了不使輸出的波形失真，又必須包含對應(yīng)波形的高次諧波。 2.2信號頻域分析原理FF

16、T算法的基本原理是把長序列的DFT逐次分解為短序列的DFT。按照抽取方式的不同可分為DITFFT(按時間抽取)和DIFFFT(按頻率抽取)算法。按照蝶形運算的構(gòu)成不同可分為基2、基4等類型。基2 、DIFFFT(按頻率抽取)： (1) (2) (3) 則有： DIT(按時間抽取)算法與DIF(按頻率抽取)算法在本質(zhì)上是一樣的。只是復(fù)數(shù)加減法與旋轉(zhuǎn)因子乘法的次序有區(qū)別，兩種方法的運算量是一樣的。與普通的DFT相比，計算量減少了一半。由M=log2N，則復(fù)數(shù)乘法總次數(shù)從原來的 (4) 復(fù)數(shù)乘法總次數(shù)從原來的約N2 (5)綜上所述，快速傅里葉變換（FFT）大大降低了數(shù)字信號處理中的運算量，它的價值在

17、于節(jié)省了CPU的處理時間，使得更多更復(fù)雜的數(shù)字信號得以快速的處理，為實現(xiàn)信息的實時處理開辟了廣闊的發(fā)展前景。2.3采樣頻率的設(shè)定根據(jù)Parseval定理：一個序列在時序計算的能量與在頻域計算的能量是相等的。即：，可得到各個頻譜對應(yīng)的功率與在時域測量功率之間的關(guān)系。由頻率分辨率、采樣率，取N=512.得：.可得滿足100Hz、10Hz對應(yīng)的采樣率分別為51.2KHz、5.12KHz。由Nyquist定理要求采樣頻率fs 要大于或等于信號最高頻率的2倍，但一般取34倍否則，將會出現(xiàn)嚴(yán)重的“泄漏”，使頻譜失真。3 電路與程序設(shè)計3.1硬件電路設(shè)計3.1.1硬件子系統(tǒng)框圖 圖3 硬件子系統(tǒng)框圖3.1.

18、2硬件子系統(tǒng)電路A、D/A轉(zhuǎn)換電路FPGA輸出信號是數(shù)字信號，所以采用D/A轉(zhuǎn)換電路。TLV5638是12位的D/A轉(zhuǎn)換器，具有兩個輸出通道，數(shù)據(jù)傳輸接口為3線的串行接口，該接口能夠與常用的微控制器或者微處理器直接相連，輸出經(jīng)過兩個緩沖器，能夠優(yōu)化速度與功耗分配的關(guān)系，同時內(nèi)置片上電壓參考源，減少了系統(tǒng)設(shè)計的復(fù)雜性，為了減少功耗，我們選用TLV5638。 電路圖見附錄1B、信號調(diào)理電路D/A轉(zhuǎn)換后產(chǎn)生的信號電壓范圍為04V，輸出的兩路信號需要都經(jīng)過低功耗精密的運算放大器OPA2132將電壓調(diào)理為-22V，才適用于后級電路。電路圖見附錄1C、加法器經(jīng)過信號調(diào)理輸出的兩路信號需要疊加，由于OPA2

19、77系列的精密運算放大器能提供更好的噪音，快兩倍的靜態(tài)電流。其特性包括超低失調(diào)電壓和偏置電流，高共模抑制比，高功率抑制。它的靈活性強，不像大多數(shù)指定的運算放大器只有一個電源電壓。在無電流輸出的情況時，其靜態(tài)工作點電流的標(biāo)準(zhǔn)值為790mA,降低靜態(tài)電流，即靜態(tài)功耗低，符合本題的低功耗要求。故選用OPA227，然后輸出信號才能進行采集。電路圖見附錄2D、ADC信號采集為了分析前端信號的頻譜特征，首先對模擬信號進行采樣，在保證滿足題目要求信號頻率1k-2k前提下，選用低功耗的ADS7886對信號進行采集。電路圖見附錄33.2 系統(tǒng)軟件設(shè)計3.2.1系統(tǒng)軟件設(shè)計流程FPGA系統(tǒng)采用Verilog HD

20、L語言按模塊化進行設(shè)計，定制好的波形發(fā)生表，用系統(tǒng)時鐘將其中波形數(shù)據(jù)，送至D/A轉(zhuǎn)換芯片，再經(jīng)過低通濾波器輸出波形進行進一步調(diào)整，濾波后由示波器觀察輸出波形。同時，由鍵盤輸入控制波形類型和各個參數(shù)的設(shè)定；通過頻率控制字的大小設(shè)定，從而實現(xiàn)輸出信號的頻率的改變，系統(tǒng)軟件流程圖如下： 圖4 系統(tǒng)軟件流程圖3.2.2信號發(fā)生部分系統(tǒng)原理圖 圖5 信號產(chǎn)生系統(tǒng)原理圖 3.2.3FFT模塊原理圖圖6 FFT模塊原理圖3.2.4 存儲顯示模塊設(shè)計在本設(shè)計中，由于需要用VGA顯示波形和不同的檔位實現(xiàn)，所以需要控制AD 的采樣速率和VGA顯示掃描速率，使VGA不斷掃描RAM核的數(shù)據(jù)，達到顯示要求.具體波形利用

21、FPGA的內(nèi)嵌式邏輯分析儀進行檢測。具體實現(xiàn)見附錄43.2.5 VGA顯示方案設(shè)計模塊VGA 控制時序，生成地址讀rom，根據(jù)當(dāng)前的位置、顏色、輸入序號、實時的改變VGA的顯示。實驗室的液晶屏或CRT都比較高級，可以支持很高的分辨率，很高的分辨率會顯得字符很小，在本設(shè)計中將VGA的顯示模式定為有效顯示區(qū)(分辨率)大小640*480。屏幕刷新頻率60Hz。對于行同步，按照協(xié)議將消隱區(qū)考慮在內(nèi)，共需要800個時鐘周期，時鐘周期為40ns（25MHz晶振），即行同步周期為800*40ns = 32000ns，其倒數(shù)即行頻率：31.25Hz。對于場同步，將消隱區(qū)考慮在內(nèi)，共需要525個行同步周期，行同

22、步周期為21000ns，則場同步周期為525*21000ns = 11025000ns，其倒數(shù)即場頻率，也即屏幕的刷新率：9.07Hz。具體軟件算法思路是將RAM的地址坐標(biāo)賦予行頻坐標(biāo)，將RAM相應(yīng)地址的內(nèi)容經(jīng)過簡單的計算（除法器）賦予場頻坐標(biāo)，則VGA每刷新一次屏幕對應(yīng)RAM中每一個AD的采樣值會點亮，已完成波形的顯示。程序代碼見附錄64測試方案與測試結(jié)果4.1測試方案本系統(tǒng)的測試重點為：LCD液晶顯示屏上能否顯示準(zhǔn)準(zhǔn)確的波形，有無噪聲和毛刺；幅度、頻率測試是否有誤，以及誤差的大?。徊ㄐ文芊裾_存取，即完成掉電不丟失的功能；系統(tǒng)工作是否穩(wěn)定等。儀器清單見附錄51、硬件測試硬件調(diào)試和軟件調(diào)試是

23、分不開的許多硬件故障只有通過軟、硬件聯(lián)調(diào)才能發(fā)現(xiàn)，但一般是先排除系統(tǒng)中比較明顯的硬件故障后才和軟件一起聯(lián)調(diào)。對于常見的硬件錯誤（如邏輯錯誤，元器件錯誤，可靠性，電源故障等）應(yīng)首先排除。2、軟件仿真測試?yán)肍PGA開發(fā)軟件上自帶的仿真軟件進行功能仿真，以觀察程序的正確性。3、硬件軟件聯(lián)調(diào)利用FPGA開發(fā)軟件上自帶的嵌入式邏輯分析儀SignalTap II LogicAnalyzer進行實際測試。調(diào)試波形如附錄。4.2 測試結(jié)果及分析4.2.1測試結(jié)果(數(shù)據(jù))頻率測定： 頻率(KHz) 精度(%)測量值1.0041.0461.1011.1521.1961.2501.3021.3511.4041.4

24、53設(shè)定值11.051.101.151.201.251.301.351.401.45精度0.40.380.0090.170.330.0000.150.150.280.201.5061.5531.6031.6561.7011.7481.7991.8521.8941.9532.001.501.551.601.651.701.751.801.851.901.952.000.40.190.180.360.060.140.050.1080.310.1530.00幅度測定：(V)設(shè)定值 0.2 0.6 1.0 1.2 1.6 2.0測量值 0.21 0.63 1.01 1.2 1.63 2.02精度 0.

25、5 0.6 1 01.81 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 2.43 2.67 2.83 3.0 3.23 3.40 3.65 3.85 4.0 1.25 2.6 1.07 0 0.9 01.38 1.31 0相位測定：(度)觀測值037.2110.9146182218.3254.9360測量值036108144180216252360精度03.32.682.701.111.061.150 占空比測定：（%）測試10.0819.6030.3040.0050.4060.3069.5079.1089.6099.30設(shè)定10.0020.0030.0040.00

26、50.0060.0070.0080.0090.0099.00精度0.0080.0040.0030.0000.0040.0030.0050.0090.0040.0034.2.2測試分析與結(jié)論根據(jù)上述測試數(shù)據(jù)，測量結(jié)果都在測量誤差允許范圍內(nèi)，滿足題目要求。由于系統(tǒng)架構(gòu)設(shè)計合理，功能電路實現(xiàn)較好，系統(tǒng)性能優(yōu)良、穩(wěn)定，較好地達到了題目要求的各項指標(biāo)。4.2.3頻譜泄漏方面：我們參考了Reducing FFT Scalloping Loss Error Without Multiplication文獻，針對調(diào)用了FFT函數(shù)后在顯示頻譜圖時可能存在的相鄰頻譜泄漏現(xiàn)象我們采取以下處理方案：采樣點為：， 采樣

27、公式： 此方式利用的是bin-to-bin窗函數(shù)進行對信號的采樣截斷，達到取區(qū)間信號的目的，出錯率為0.166dB。5 總結(jié) 本設(shè)計采用ALTERA FPGA開發(fā)板，實現(xiàn)了雙路低頻信號發(fā)生器及分析儀的設(shè)計制作。經(jīng)過認真細致的調(diào)試，除了完成題目基本要求外，而且還完成了發(fā)揮部分的模塊，較好的達到了各項指標(biāo)要求。在本次設(shè)計大賽中，我們真正體會到制作一件成功的作品并不想想象的容易，它需要扎實的專業(yè)基礎(chǔ)，能熟練駕馭知識的能力，團隊的合作精神，吃苦耐勞的品質(zhì)以及遇到問題沉著冷靜的態(tài)度。經(jīng)過這幾天的奮戰(zhàn)，我們真正感受到大學(xué)生的意義，解決問題的能力得到了很大的提高，這些經(jīng)驗和經(jīng)歷將會是我們畢生的財富。同時，感

28、謝各位參考文獻夏宇聞，胡燕祥等Verilog HDL數(shù)字設(shè)計與綜合電子工業(yè)出版社，2009年第二版潘松，黃繼業(yè)EDA技術(shù)實用教程科學(xué)出版社，2002年第一版黃智偉全國大學(xué)生電子設(shè)計競賽訓(xùn)練教程電子工業(yè)出版式社，2005年第1版余孟嘗數(shù)字電子技術(shù)基礎(chǔ)簡明教程高等教育出版社，2006年第三版童詩白，華成英模擬電子技術(shù)基礎(chǔ)高等教育出版社，2009年第四版孫肖子電子設(shè)計指南高等教育出版社，2006年第1版王松武電子創(chuàng)新設(shè)計與實踐國防工業(yè)出版社，2005年第一版夏宇聞，黃然等Verilog SOPC高級實驗教程北京航空航天出版社，2009年第一版 Altera IncUsing SignalTa PII

29、 embedded logic analyzers in SOPC builder systemsz2003：I-12Roland E. B. Phase-locked loops design,simuluation,andapplicationsM.New York:the McGraw-Hill Professional,2003 附錄1：D/A轉(zhuǎn)換和信號調(diào)理電路 附錄2：軟件仿真效果圖三角波仿真方波仿真鋸齒波仿真正弦波仿真附錄3：測試儀器清單 序號名稱型號數(shù)量13位半數(shù)字萬用表UNI-T12函數(shù)信號發(fā)生器GFG-8216A13模擬示波器COS506014數(shù)字存儲示波器TDS21015雙

30、通道寬帶掃頻儀LT-21附錄4：實際波形顯示 附錄5：實物圖 附錄6：源程序 /幅度控制module apmlify_ctrl(clk,rst_n,data_in,data_out,key1,key2,word_amp,ch);input clk,rst_n;input key1,key2;input 5:0 word_amp;input 11:0 data_in;input ch;output 11:0 data_out;/*按鍵消抖*/parameter t20ms=20d99_999;reg19:0 cnt_high,cnt_low;always (posedge clk or nege

31、dge rst_n)if(!rst_n) begincnt_high=20d0;endelse if(key1) begincnt_high=cnt_high+20d1;endelse begincnt_high=20d0;endalways (posedge clk or negedge rst_n)if(!rst_n) begincnt_low=20d0;endelse if(!key1) begincnt_low=cnt_low+20d1;endelse begincnt_low=20d0;endreg key_out1;always (posedge clk or negedge rs

32、t_n)if(!rst_n) begin key_out1=1b1;endelse if(cnt_high=t20ms) begin key_out1=1b1;endelse if(cnt_low=t20ms) begin key_out1=1b0;endreg19:0 cnt_high2,cnt_low2;always (posedge clk or negedge rst_n)if(!rst_n) begincnt_high2=20d0;endelse if(key2) begincnt_high2=cnt_high2+20d1;endelse begincnt_high2=20d0;en

33、dalways (posedge clk or negedge rst_n)if(!rst_n) begincnt_low2=20d0;endelse if(!key2) begincnt_low2=cnt_low2+20d1;endelse begincnt_low2=20d0;endreg key_out2;always (posedge clk or negedge rst_n)if(!rst_n) beginkey_out2=1b1;endelse if(cnt_high2=t20ms) beginkey_out2=1b1;endelse if(cnt_low2=t20ms) begi

34、nkey_out2=1b0;endreg r0,r1,r3,r2;wire key_out_nege1,key_out_nege2;always (posedge clk or negedge rst_n)if(!rst_n)beginr0=1b0;r1=1b0;r2=1b0;r3=1b0;endelsebeginr0=key_out1;r1=r0;r2=key_out2;r3=r2;endassign key_out_nege1=(r0)&r1;assign key_out_nege2=(r2)&r3;/*頻率步進值100mV設(shè)定*/reg 5:0 amp;reg 5:0 amp_int;w

35、ire 11:0 data_out;always (posedge clk or negedge rst_n)if(!rst_n)beginamp_int=1b0;endelse if(ch)beginif(key_out_nege1)beginif(amp_int=6d40)beginamp_int=6d40;endelsebeginamp_int=amp_int+1b1;endendelse if(key_out_nege2)beginif(amp_int=1b0)beginamp_int=1b0;endelse beginamp_int=amp_int-1b1;end endend al

36、ways (posedge clk or negedge rst_n)if(!rst_n)beginamp=1b0;endelsebeginamp=amp_int + word_amp;endassign data_out = (data_in/6d40)*amp;endmodule/頻率控制/頻率字控制/module freq_set(clk,rst_n,key1,key2,freq_ftw,word_freq,ch);input clk,rst_n;input key1,key2;input 31:0 word_freq;input ch;output 31:0 freq_ftw;reg

37、31:0 freq_ftw;/按鍵消抖/parameter t20ms=20d99_999;reg19:0 cnt_high,cnt_low;always (posedge clk or negedge rst_n)if(!rst_n) begincnt_high=20d0;endelse if(key1) begincnt_high=cnt_high+20d1;endelse begincnt_high=20d0;endalways (posedge clk or negedge rst_n)if(!rst_n) begincnt_low=20d0;endelse if(!key1) beg

38、incnt_low=cnt_low+20d1;endelse begincnt_low=20d0;endreg key_out1;always (posedge clk or negedge rst_n)if(!rst_n) begin key_out1=1b1;endelse if(cnt_high=t20ms) begin key_out1=1b1;endelse if(cnt_low=t20ms) begin key_out1=1b0;endreg19:0 cnt_high2,cnt_low2;always (posedge clk or negedge rst_n)if(!rst_n)

39、 begincnt_high2=20d0;endelse if(key2) begincnt_high2=cnt_high2+20d1;endelse begincnt_high2=20d0;endalways (posedge clk or negedge rst_n)if(!rst_n) begincnt_low2=20d0;endelse if(!key2) begincnt_low2=cnt_low2+20d1;endelse begincnt_low2=20d0;endreg key_out2;always (posedge clk or negedge rst_n)if(!rst_

40、n) beginkey_out2=1b1;endelse if(cnt_high2=t20ms) beginkey_out2=1b1;endelse if(cnt_low2=t20ms) beginkey_out2=1b0;endreg r0,r1,r3,r2;wire key_out_nege1,key_out_nege2;always (posedge clk or negedge rst_n)if(!rst_n)beginr0=1b0;r1=1b0;r2=1b0;r3=1b0;endelsebeginr0=key_out1;r1=r0;r2=key_out2;r3=r2;endassig

41、n key_out_nege1=(r0)&r1;assign key_out_nege2=(r2)&r3;/頻率值以1Hz步進/reg 31:0 freq;always (posedge clk or negedge rst_n)if(!rst_n)beginfreq=1b0;endelse if(ch)beginif(key_out_nege1)beginif(freq_ftw=32d172_000)beginfreq=32d172_000;endelsebeginfreq=freq+32d86;endendelse if(key_out_nege2)beginif(freq_ftw=32d

42、86_000)beginfreq=32d86_000;endelsebeginfreq=freq-32d86;endendendalways (posedge clk or negedge rst_n)if(!rst_n)beginfreq_ftw=32d86_000;endelsebeginfreq_ftw 10)rdin_r 1)beginrdin_r = p_max1;rdin_i = p_max2;end else beginrdin_r = din_real;rdin_i = din_imag;rddd = di + dr;endassignddd = rddd;assigndin_

43、r = rdin_r;assigndin_i = rdin_i;/*/ MAIN BODY/* always (posedge clk or negedge rst_n)if (!rst_n)cnt = 1b0;else if (ready)cnt = cnt + 12d1;elsecnt = 11) ? q_sqrt (4d11-pexp); /assignA0_abs = ( A0 = 12d512 ) ? A0 - 12d512 : 12d512 - A0; assignAn = (pexp = 10) ? q_sqrt (4d10-pexp); / 將處理后的數(shù)據(jù)存儲在ram中assignwren = ready;assignwaddr = cnt; a