1、-. z.成績評定表學生班級*專業(yè)課程設計題目數(shù)字電子課程設計評語組長簽字：成績?nèi)掌?014年 7月日課程設計任務書學院信息科學與工程專業(yè)學生班級*課程設計題目1.三位二進制減法計數(shù)器無效態(tài)：000，1102、串行序列檢測器檢測序列：11013.基于74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程實踐教學要求與任務:采用實驗箱設計、連接、調(diào)試三位二進制計數(shù)器。采用multisim 仿真軟件建立復雜的計數(shù)器電路模型調(diào)試串行序列檢測器。采用multisim 仿真軟件建立復雜的計數(shù)器電路模型調(diào)試基于74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程；對電路進展理論分析；在multisim環(huán)

2、境下分析仿真結(jié)果，給出仿真時序圖；撰寫課程設計報告。工作方案與進度安排:第1天：1.布置課程設計題目及任務。2.查找文獻、資料，確立設計方案。第2-3天：在實驗室中設計、連接、調(diào)試三位二進制計數(shù)器及串行序列檢測器電路。第4天：1. 安裝multisim軟件，熟悉multisim軟件仿真環(huán)境。在multisim環(huán)境下建立電路模型，學會建立元件庫。2. 對設計電路進展理論分析、計算。3. 在multisim環(huán)境下仿真電路功能，修改相應參數(shù)，分析結(jié)果的變化情況。第5天：1. 課程設計結(jié)果驗收。2. 針對課程設計題目進展辯論。3. 完成課程設計報告。指導教師： 2014年6月日專業(yè)負責人：2014 年

3、 6 月日學院教學副院長：2014 年 6月日目錄 TOC o 1-3 h z u HYPERLINK l _Toc3612559801 課程設計的目的與作用 PAGEREF _Toc361255980 h 2HYPERLINK l _Toc3612559812 設計任務 PAGEREF _Toc361255981 h 2HYPERLINK l _Toc3612559822.1 三位二進制同步減法計數(shù)器 PAGEREF _Toc361255982 h 2HYPERLINK l _Toc3612559832.2串行序列發(fā)生器的設計 PAGEREF _Toc361255983 h 2HYPERLI

4、NK l _Toc3612559842.3基于74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程 PAGEREF _Toc361255984 h 2HYPERLINK l _Toc3612559853設計原理 PAGEREF _Toc361255985 h 2HYPERLINK l _Toc3612559863.1三位二進制減法計數(shù)器 PAGEREF _Toc361255986 h 2HYPERLINK l _Toc3612559873.2串行序列發(fā)生器的設計 PAGEREF _Toc361255987 h 2HYPERLINK l _Toc3612559883.374191芯片仿真設計5

5、4進制減法計數(shù)器并顯示計數(shù)過程 PAGEREF _Toc361255988 h 2HYPERLINK l _Toc3612559894實驗步驟 PAGEREF _Toc361255989 h 2HYPERLINK l _Toc3612559904.1三位二進制減法計數(shù)器(無效狀態(tài)000,110) PAGEREF _Toc361255990 h 2HYPERLINK l _Toc3612559914.2串行序列發(fā)生器的設計 PAGEREF _Toc361255991 h 2HYPERLINK l _Toc361255992串行序列信號發(fā)生器的總體框圖: PAGEREF _Toc361255992

6、 h 2HYPERLINK l _Toc3612559934.3 74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程 PAGEREF _Toc361255993 h 2HYPERLINK l _Toc3612559945 仿真結(jié)果分析 PAGEREF _Toc361255994 h 2HYPERLINK l _Toc3612559956 設計總結(jié) PAGEREF _Toc361255995 h 2HYPERLINK l _Toc3612559967 參考文獻 PAGEREF _Toc361255996 h 2-. z.1 課程設計的目的與作用1.了解同步計數(shù)器及序列信號發(fā)生器工作原理；2.

7、掌握計數(shù)器電路的分析，設計方法及應用；3.掌握序列信號發(fā)生器的分析，設計方法及應用2 設計任務2.1三位二進制同步減法計數(shù)器1.設計一個循環(huán)型三位二進制減法計數(shù)器，其中無效狀態(tài)為000，110，組合電路選用與門和與非門等。2.根據(jù)自己的設計接線。3.檢查無誤后，測試其功能。2.2串行序列發(fā)生器的設計1.設計一個能循環(huán)產(chǎn)生給定序列的串行序列信號發(fā)生器，其中發(fā)生序列1101，組合電路選用與門和與非門等。2.根據(jù)自己的設計接線。3.檢查無誤后，測試其功能。2.3基于74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程1.設計一個基于74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程，組合電路局

8、部選用與門和與非門等。2.根據(jù)自己的設計接線。3.檢查無誤后，測試其功能。3設計原理3.1 三位二進制減法計數(shù)器1.計數(shù)器是用來統(tǒng)計輸入脈沖個數(shù)電路，是組成數(shù)字電路和計算機電路的根本時序邏輯部件。計數(shù)器按長度可分為：二進制，十進制和任意進制計數(shù)器。計數(shù)器不僅有加法計數(shù)器，也有減法計數(shù)器。如果一個計數(shù)器既能完成累加技術(shù)功能，也能完成遞減功能，則稱其為可逆計數(shù)器。在同步計數(shù)器中，個觸發(fā)器共用同一個時鐘信號。2.時序電路的分析過程：根據(jù)給定的時序電路，寫出各觸發(fā)器的驅(qū)動方程，輸出方程，根據(jù)驅(qū)動方程帶入觸發(fā)器特征方程，得到每個觸發(fā)器的次態(tài)方程；再根據(jù)給定初態(tài)，一次迭代得到特征轉(zhuǎn)換表，分析特征轉(zhuǎn)換表畫出

9、狀態(tài)圖。3.CP是輸入計數(shù)脈沖，所謂計數(shù)，就是記CP脈沖個數(shù)，每來一個CP脈沖，計數(shù)器就加一個1，隨著輸入計數(shù)脈沖個數(shù)的增加，計數(shù)器中的數(shù)值也增大，當計數(shù)器記滿時再來CP脈沖，計數(shù)器歸零的同時給高位進位，即要給高位進位信號。3.2 串行序列發(fā)生器的設計1.序列是把一組0,1數(shù)碼按一定規(guī)則順序排列的串行信號，可以做同步信號地址碼，數(shù)據(jù)等，也可以做控制信號。2.計數(shù)型序列信號發(fā)生器是在計數(shù)器的根底上加上反響網(wǎng)絡構(gòu)成。要實現(xiàn)序列長度為M序列信號發(fā)生器。其設計步驟為：a.先設計一個計數(shù)模值為M的計數(shù)器；b.再令計數(shù)器每一個狀態(tài)輸出符合序列信號要求；c.根據(jù)計數(shù)器狀態(tài)轉(zhuǎn)換關(guān)系和序列信號要求設計輸出組合網(wǎng)

10、絡 74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程1.寫出的二進制代碼2.求歸零邏輯3.異步置數(shù)的值4實驗步驟4.1三位二進制減法計數(shù)器(無效狀態(tài)000,110)所給無效狀態(tài)為000、110，對其余有效狀態(tài)進展邏輯抽象可以得到減法器設計電路的原始狀態(tài)圖如圖所示：加法真值表：計數(shù)脈沖 0 1 1 1 1 1 0 1 2 1 0 0 3 0 1 1 4 0 1 0 5 0 0 1圖狀態(tài)轉(zhuǎn)移表三位二進制加法計數(shù)器的總體框圖三位二進制同步加法計數(shù)器三位二進制同步加法計數(shù)器YCPYCP輸入脈沖串行序列輸出圖三位二進制加法計數(shù)器的總體框圖1狀態(tài)圖111 0/ 101 0/ 100 0/ 011 0

11、/ 010 0/ 001 1/圖1.4.3減法器的狀態(tài)圖2選擇的觸發(fā)器名稱:選用三個CP下降沿觸發(fā)的邊沿JK觸發(fā)器3輸出方程:Y= 2nn1 Q0n4狀態(tài)方程Q1nQ0nQ2n 00 01 11 10111 010 001 011 100 1010圖電路次態(tài)的卡諾圖Q1nQ0nQ2n 00 01 11 101 0 1 1 0 1圖1.4.5 Y的卡諾圖Q1nQ0nQ2n 00 01 11 101 1 0 1 0 0圖1.4.6 的卡諾圖Q1nQ0nQ2n 00 01 11 101 0 0 0 1 1圖1.4.7 的卡諾圖由卡諾圖得出狀態(tài)方程為：Q2n+1=+Q1n+1 =+Q0n+1=+5驅(qū)動

12、方程=1 = EQ = QUOTE =6時鐘方程=圖設計電路的邏輯電路圖7仿真結(jié)果狀態(tài)1狀態(tài)2狀態(tài)3狀態(tài)4狀態(tài)5狀態(tài)6 進位端為高電平4.2串行序列發(fā)生器的設計串行序列信號發(fā)生器的總體框圖:串行序列信號發(fā)生器串行序列信號發(fā)生器CP Y輸入脈沖串行序列輸出圖串行序列信號發(fā)生器的總體框圖狀態(tài)圖進展狀態(tài)分配S0=00 S1=01 S2=10 S3=113選擇的觸發(fā)器名稱:選用兩個CP下降沿觸發(fā)的邊沿JK觸發(fā)器4輸出方程:Y= * 1n 0n5狀態(tài)方程Q1nQ0n* 00 01 11 1000 0 0 0 0 1 0Q圖輸出狀態(tài)的卡諾圖Q1nQ0n* 00 01 11 100000 0011 01 1

13、0 01 10Q圖次態(tài)圖Q1nQ0n * 00 01 11 1000 0 1 0 1 0 1圖次態(tài)狀態(tài)圖Q1nQ0n * 00 01 11 1000 0 1 1 0 1 0圖次態(tài)狀態(tài)圖由卡諾圖得出狀態(tài)方程為：=J+=+*=* Q1N+(*1n+ Q1n) Q0n6驅(qū)動方程=*=* eq oac(,+)=Y=*7邏輯電路圖圖1.37串行序列1101檢測電路8仿真結(jié)果輸入*=1，觸發(fā)器變?yōu)?1，Y=0輸入*=1，觸發(fā)器變?yōu)?0，Y=0輸入*=0，觸發(fā)器變?yōu)?1，Y=0輸入*=1， Y=14.3 74191芯片仿真設計54進制減法計數(shù)器并顯示計數(shù)過程寫出的二進制代碼1111 1111 (255 FF

14、H)54個數(shù)54個數(shù)1100 1010 (202 CAH)求歸零邏輯因為是異步置數(shù)端，所以返回值應為1100 1001= QUOTE 畫連線圖4仿真結(jié)果第一個數(shù) FFH第二個數(shù) FEH第三個數(shù) FDH QUOTE 第54個數(shù) CAH5 仿真結(jié)果分析實驗結(jié)果可通過數(shù)字顯示器的數(shù)字變化觀察計數(shù)器的工作情況，容易驗證電路是否正確。三位二進制減法計數(shù)器，小燈會按照111,101,100,011,010,001的順序循環(huán)變化，證明 000,110不存在的約束項，電路連接正確。序列信號發(fā)生器，當依次輸入1101時，輸出Y為1，證明設計合理且電路連接正確。仿真運行時,顯示器從FFH CAH依次進展減法計數(shù).6 設計總結(jié)通過本次課程設計使我對同步計數(shù)器及序列信號發(fā)生器工作原