《數(shù)字電子技術(shù)基礎(chǔ)》

電子課件鄭州大學(xué)電子信息工程學(xué)院2022年11月18日《數(shù)字電子技術(shù)基礎(chǔ)》

電子課件鄭州大學(xué)電子信息工程學(xué)院第一章邏輯代數(shù)基礎(chǔ)第一章邏輯代數(shù)基礎(chǔ)1.1概述

1.1.1脈沖波形和數(shù)字波形圖1.1.1幾種常見的脈沖波形，圖(a)為矩形波、圖(b)為鋸齒波、圖(c)為尖峰波、圖(d)為階梯波。1.1概述1.1.1脈沖波形和數(shù)字波形脈沖信號的參數(shù)脈沖信號的參數(shù)

通常規(guī)定：0表示矩形脈沖的低電平；1表示矩形脈沖的高電平，如圖1.1.3波形所示。矩形脈沖數(shù)字表示法通常規(guī)定：0表示矩形脈沖的低電平；1表示矩形1.1.2數(shù)制和碼制一、數(shù)制

①每一位的構(gòu)成

②從低位向高位的進(jìn)位規(guī)則我們常用到的：十進(jìn)制，二進(jìn)制，八進(jìn)制，十六進(jìn)制1.1.2數(shù)制和碼制一、數(shù)制十進(jìn)制，二進(jìn)制，八進(jìn)制，十六進(jìn)制逢二進(jìn)一逢八進(jìn)一逢十進(jìn)一逢十六進(jìn)一十進(jìn)制，二進(jìn)制，八進(jìn)制，十六進(jìn)制逢二進(jìn)一逢八進(jìn)一逢十進(jìn)一逢十

十進(jìn)制數(shù)325.12用位置計數(shù)法可以表示為

任意一個具有n為整數(shù)和m為小數(shù)的二進(jìn)制數(shù)表示為八進(jìn)制有0~7個數(shù)碼，基數(shù)為8，它的計數(shù)規(guī)則是“逢八進(jìn)一”。八進(jìn)制一般表達(dá)式為十進(jìn)制數(shù)325.12用位置計數(shù)法可以表示為

十六進(jìn)制數(shù)的符號有0、1、2、…、8、9、A、B、C、D、E和F，其中符號0~9與十進(jìn)制符號相同，字母A~F表示10~15。十六進(jìn)制的計數(shù)規(guī)則“逢十六進(jìn)一”，一般表示形式為

例如：十六進(jìn)制數(shù)的符號有0、1、2、…、8、9、

二、數(shù)制間的轉(zhuǎn)換

各種進(jìn)制轉(zhuǎn)換為十進(jìn)制十進(jìn)制轉(zhuǎn)換為二進(jìn)制所以二、數(shù)制間的轉(zhuǎn)換

二進(jìn)制轉(zhuǎn)換與十六進(jìn)制間的轉(zhuǎn)換十六進(jìn)制轉(zhuǎn)換為二進(jìn)制正好和上述過程相反

二進(jìn)制轉(zhuǎn)換與十六進(jìn)制間的轉(zhuǎn)換三、二進(jìn)制數(shù)算術(shù)運(yùn)算

算術(shù)運(yùn)算 二進(jìn)制數(shù)的0/1可以表示數(shù)量，進(jìn)行 加，減，乘，除…等運(yùn)算二進(jìn)制數(shù)的正、負(fù)號也是用0/1表示的。在定點(diǎn)運(yùn)算中，最高位為符號位（0為正，1為負(fù)）如+89=（01011001）

-89=（11011001）

三、二進(jìn)制數(shù)算術(shù)運(yùn)算算術(shù)運(yùn)算二進(jìn)制數(shù)的補(bǔ)碼：最高位為符號位（0為正，1為負(fù)）正數(shù)的補(bǔ)碼和它的原碼相同負(fù)數(shù)的補(bǔ)碼=數(shù)值位逐位求反+1

如+5=（00101）

-5=（11011）通過補(bǔ)碼，將減一個數(shù)用加上該數(shù)的補(bǔ)碼來實(shí)現(xiàn)二進(jìn)制數(shù)的補(bǔ)碼：最高位為符號位（0為正，1為負(fù)）7–4=37+8=3（舍棄進(jìn)位）4+8=12產(chǎn)生進(jìn)位的模8是-4對模數(shù)12的補(bǔ)碼特別要注意的是，運(yùn)算過程中所有的數(shù)都用補(bǔ)碼表示。數(shù)字電路技術(shù)基礎(chǔ)全課件1110–0110=1000

（14-6=8）1110+1010=11000 =1000（舍棄進(jìn)位）（14+10=8）0110+1010=241010是-0110對模24（16）

的補(bǔ)碼

16

8

4

12

14

2

6

10

1110–0110=1000四、BCD碼（BinaryCodedDecimal）

8421BCD碼與十進(jìn)制數(shù)之間的轉(zhuǎn)換是直接按位轉(zhuǎn)換，例如

BCD碼除842l碼外，常用的還有2421碼、余3碼、余3循環(huán)碼、BCD格雷碼等等四、BCD碼（BinaryCodedDecimal）

1.2基本邏輯函數(shù)及運(yùn)算定律基本概念 邏輯：事物的因果關(guān)系 邏輯運(yùn)算的數(shù)學(xué)基礎(chǔ)：邏輯代數(shù) 在二值邏輯中的變量取值：0/1

邏輯代數(shù)中的變量稱為邏輯變量，用字母A、B、C、…表示。其取值只有0或者l兩種。這里的0和1不代表數(shù)量大小，而表示兩種不同的邏輯狀態(tài)，如，電平的高、低；晶體管的導(dǎo)通、截止；事件的真、假等等。1.2基本邏輯函數(shù)及運(yùn)算定律基本概念1.2.1邏輯代數(shù)中的三種基本運(yùn)算

與（AND）或（OR）非（NOT）以A=1表示開關(guān)A合上，A=0表示開關(guān)A斷開；

以Y=1表示燈亮，Y=0表示等不亮；

三種電路的因果關(guān)系不同：1.2.1邏輯代數(shù)中的三種基本運(yùn)算與（AND）與條件同時具備，結(jié)果發(fā)生Y=AANDB=A&B=A·B=ABABY0000100011與條件同時具備，結(jié)果發(fā)生ABY0000或條件之一具備，結(jié)果發(fā)生Y=AORB=A+BABY0000110111或條件之一具備，結(jié)果發(fā)生ABY0000非條件不具備，結(jié)果發(fā)生

AY0110非條件不具備，結(jié)果發(fā)生AY0110幾種常用的復(fù)合邏輯運(yùn)算與非 或非 與或非幾種常用的復(fù)合邏輯運(yùn)算與非 或非 與或非幾種常用的復(fù)合邏輯運(yùn)算異或Y=ABABY0000110110幾種常用的復(fù)合邏輯運(yùn)算異或ABY000幾種常用的復(fù)合邏輯運(yùn)算同或Y=A⊙BABY0010100011幾種常用的復(fù)合邏輯運(yùn)算同或ABY001一、運(yùn)算定律1.2.2邏輯代數(shù)的運(yùn)算定律及規(guī)則證明方法：推演真值表一、運(yùn)算定律1.2.2邏輯代數(shù)的運(yùn)算定律及規(guī)則證明方法：用真值表證明的正確性。

用真值表證明的正確性。二、邏輯代數(shù)的常用公式公式A+AB=AA+AB=A+BAB+AB=AA(A+B)=AAB+AC+BC=AB+ACAB+AC+BCD=AB+ACAAB=AB;AAB=A二、邏輯代數(shù)的常用公式公式A+A三、邏輯代數(shù)的基本規(guī)則代入規(guī)則

------在任何一個包含A的邏輯等式中，若以另外一個邏輯式代入式中A的位置，則等式依然成立。三、邏輯代數(shù)的基本規(guī)則代入規(guī)則應(yīng)用舉例：應(yīng)用舉例：反演規(guī)則

-------對任一邏輯式

變換順序先括號，然后乘，最后加

不屬于單個變量的上的反號保留不變反演規(guī)則變換順序先括號，然后乘，最后加不屬于單個變量的上應(yīng)用舉例：應(yīng)用舉例：一、邏輯函數(shù)

Y=F(A,B,C,…)------若以邏輯變量為輸入，運(yùn)算結(jié)果為輸出，則輸入變量值確定以后，輸出的取值也隨之而定。輸入/輸出之間是一種函數(shù)關(guān)系。注：①邏輯函數(shù)表達(dá)式的運(yùn)算順序?yàn)橄人憷ㄌ杻?nèi)，后括號外；先算與，后算或；

②非號下面有一個括號時，括號可以省去，如可以寫成

1.3邏輯函數(shù)及其表示方法一、邏輯函數(shù)1.3邏輯函數(shù)及其表示方法二、邏輯函數(shù)的表示方法真值表邏輯式邏輯圖波形圖卡諾圖計算機(jī)軟件中的描述方式各種表示方法之間可以相互轉(zhuǎn)換二、邏輯函數(shù)的表示方法真值表

真值表

由邏輯函數(shù)表達(dá)式轉(zhuǎn)換成真值表時，將輸入變量取值的所有組合狀態(tài)逐一代入邏輯表達(dá)式求出函數(shù)值，列成表，即可得到真值表。輸入變量ABC….輸出Y1Y2….遍歷所有可能的輸入變量的取值組合輸出對應(yīng)的取值真值表

由邏輯函數(shù)表達(dá)式轉(zhuǎn)換成真值表時，將輸入邏輯式將輸入/輸出之間的邏輯關(guān)系用與/或/非的運(yùn)算式表示就得到邏輯式。邏輯圖用邏輯圖形符號表示邏輯運(yùn)算關(guān)系，與邏輯電路的實(shí)現(xiàn)相對應(yīng)。邏輯圖與邏輯函數(shù)表達(dá)式也可以互相轉(zhuǎn)換

a用邏輯圖形符號代替邏輯函數(shù)式中的運(yùn)算符號，就可以畫出邏輯圖了

b根據(jù)邏輯門的連接方式和每個門的邏輯功能逐級寫出它的表達(dá)式

邏輯式

波形圖

將輸入變量所有取值可能與對應(yīng)輸出按時間順序排列起來畫成時間波形。波形圖

將輸入變量所有取值可能與對應(yīng)輸出按時間各種表現(xiàn)形式的相互轉(zhuǎn)換：邏輯式真值表【例1.3.1】已知邏輯函數(shù)列出真值表。各種表現(xiàn)形式的相互轉(zhuǎn)換：邏輯式真值表【例1真值表邏輯式：找出真值表中使Y=1的輸入變量取值組合每組輸入變量取值對應(yīng)一個乘積項(xiàng)，其中取值為1的寫原變量，取值為0的寫反變量將這些變量相加即得Y把輸入變量取值的所有組合逐個邏輯式中求出Y，列表真值表邏輯式：【例1.3.2】已知真值表如表1.3.2所示，寫出邏輯函數(shù)式?！纠?.3.2】已知真值表如表1.3.2所示，寫出邏輯函數(shù)式邏輯圖邏輯式1.用圖形符號代替邏輯式中的邏輯運(yùn)算符邏輯圖邏輯式邏輯式邏輯圖1.用圖形符號代替邏輯式中的邏輯運(yùn)算符2.從輸入到輸出逐級寫出每個圖形符號對應(yīng)的邏輯運(yùn)算式。邏輯式邏輯圖最小項(xiàng)m：m是乘積項(xiàng)包含n個因子n個變量均以原變量和反變量的形式在m中出現(xiàn)一次對于n變量函數(shù)有2n個最小項(xiàng)1.3.2邏輯函數(shù)的標(biāo)準(zhǔn)形式：

最小項(xiàng)之和最大項(xiàng)之積

最小項(xiàng)m：對于n變量函數(shù)1.3.2邏輯函數(shù)的標(biāo)準(zhǔn)形式：最小項(xiàng)舉例：兩變量A,B的最小項(xiàng)三變量A,B,C的最小項(xiàng)最小項(xiàng)舉例：兩變量A,B的最小項(xiàng)最小項(xiàng)的編號：最小項(xiàng)取值對應(yīng)編號ABC10進(jìn)制數(shù)0000m00011m10102m20113m31004m41015m51106m61117m7最小項(xiàng)的編號：最小項(xiàng)取值對應(yīng)編號ABC10進(jìn)制數(shù)0000最小項(xiàng)的性質(zhì)在輸入變量任一取值下，有且僅有一個最小項(xiàng)的值為1全體最小項(xiàng)之和為1任何兩個最小項(xiàng)之積為0兩個相鄰的最小項(xiàng)之和可以合并，消去一對因子，只留下公共因子。

------相鄰：僅一個變量不同的最小項(xiàng)如最小項(xiàng)的性質(zhì)在輸入變量任一取值下，有且僅有一個最小項(xiàng)的值為1邏輯函數(shù)最小項(xiàng)之和的形式：例：利用公式可將任何一個函數(shù)化為邏輯函數(shù)最小項(xiàng)之和的形式：例：利用公式邏輯函數(shù)最小項(xiàng)之和的形式：例：邏輯函數(shù)最小項(xiàng)之和的形式：例：最大項(xiàng)：M是相加項(xiàng)包含n個因子n個變量均以原變量和反變量的形式在M中出現(xiàn)一次如：兩變量A,B的最大項(xiàng)對于n變量函數(shù)2n個最大項(xiàng)：M是相加項(xiàng)對于n變量函數(shù)最大項(xiàng)的性質(zhì)在輸入變量任一取值下，有且僅有一個最大項(xiàng)的值為0全體最大項(xiàng)之積為0任何兩個最大項(xiàng)之和為1最大項(xiàng)的性質(zhì)

最大項(xiàng)編號方法是：把使最大項(xiàng)為0的那一組邏輯變量組合成二進(jìn)制數(shù)，與這個二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)就是該最大項(xiàng)的編號。

n個變量的最大項(xiàng)一共有個最大項(xiàng)編號方法是：把使最大項(xiàng)為0的那一組邏輯變量從真值表歸納邏輯函數(shù)

邏輯函數(shù)有兩種標(biāo)準(zhǔn)表示形式，一是最小項(xiàng)的與或表達(dá)式，也稱為最小項(xiàng)之和形式；另一種是標(biāo)準(zhǔn)或與表達(dá)式，也稱為最大項(xiàng)之積形式。一、從真值表求最小項(xiàng)之和形式

1、找出使邏輯函數(shù)為1的變量組合；

2、寫出使函數(shù)為1的變量取值組合對應(yīng)的最小項(xiàng)；

3、將這些最小項(xiàng)相或，即得到標(biāo)準(zhǔn)的最小項(xiàng)之和表達(dá)式。從真值表歸納邏輯函數(shù)邏輯函數(shù)有兩種標(biāo)準(zhǔn)表示

二、從函數(shù)真值表求最大項(xiàng)之積形式的方法如下：

1、在真值表中找出邏輯函數(shù)為0的變量組合；

2、寫出對應(yīng)于函數(shù)為0的最大項(xiàng)；

3、將所有最大項(xiàng)相與。

利用恒等式可以把任何一個邏輯函數(shù)寫成最小項(xiàng)項(xiàng)之和形式.

二、從函數(shù)真值表求最大項(xiàng)之積形式的方法如下：

1、在真1.4邏輯函數(shù)的公式化簡法1.4.1邏輯函數(shù)的最簡形式最簡與或

------包含的乘積項(xiàng)已經(jīng)最少，每個乘積項(xiàng)的因子也最少，稱為最簡的與--或邏輯式。1.4邏輯函數(shù)的公式化簡法1.4.1邏輯函數(shù)的最簡形式1.4.2常用公式化簡法反復(fù)應(yīng)用基本公式和常用公式，消去多余的乘積項(xiàng)和多余的因子。

1、并項(xiàng)法

解：1.4.2常用公式化簡法

2、吸收法利用可以將兩項(xiàng)合并為一項(xiàng)，并消去一個變量

解：

3、消因子法利用常用公式可將中的消去2、吸收法

4、消項(xiàng)法利用常用公式將多余項(xiàng)消去解：

5配項(xiàng)法利用重復(fù)律和互補(bǔ)律，將一項(xiàng)拆成兩項(xiàng)，然后與其他項(xiàng)合并，重新組合之后再化簡。4、消項(xiàng)法

用配項(xiàng)法化簡邏輯函數(shù)

解：

1.5邏輯函數(shù)的卡諾圖化簡1.5.1邏輯函數(shù)的卡諾圖表示法實(shí)質(zhì)：將邏輯函數(shù)的最小項(xiàng)之和的以圖形的方式表示出來以2n個小方塊分別代表n變量的所有最小項(xiàng)，并將它們排列成矩陣，而且使幾何位置相鄰的兩個最小項(xiàng)在邏輯上也是相鄰的（只有一個變量不同），就得到表示n變量全部最小項(xiàng)的卡諾圖。1.5邏輯函數(shù)的卡諾圖化簡1.5.1邏輯函數(shù)的卡諾圖表表示最小項(xiàng)的卡諾圖2變量卡諾圖

3變量的卡諾圖4變量的卡諾圖表示最小項(xiàng)的卡諾圖2變量卡諾圖5變量的卡諾圖5變量的卡諾圖用卡諾圖表示邏輯函數(shù)

把邏輯函數(shù)寫成最小項(xiàng)之和形式，然后在卡諾圖方格中，找出對應(yīng)的最小項(xiàng)的位置，并填入1，在其余位置上填入0，就得到了該邏輯函數(shù)的卡諾圖。任何一個邏輯函數(shù)等于它的卡諾圖中填入1的最小項(xiàng)之和用卡諾圖表示邏輯函數(shù)把邏輯函數(shù)寫成用卡諾圖表示邏輯函數(shù)例：用卡諾圖表示邏輯函數(shù)例：用卡諾圖表示邏輯函數(shù)用卡諾圖表示邏輯函數(shù)1.5.2用卡諾圖化簡函數(shù)依據(jù)：具有相鄰性的最小項(xiàng)可合并，消去不同因子。

在卡諾圖中，最小項(xiàng)的相鄰性可以從圖形中直觀地反映出來。1.5.2用卡諾圖化簡函數(shù)依據(jù)：具有相鄰性的最小項(xiàng)可合并，合并最小項(xiàng)的原則：兩個相鄰最小項(xiàng)可合并為一項(xiàng)，消去一對因子四個排成矩形的相鄰最小項(xiàng)可合并為一項(xiàng)，消去兩對因子八個相鄰最小項(xiàng)可合并為一項(xiàng)，消去三對因子合并最小項(xiàng)的原則：兩個相鄰最小項(xiàng)可合并為一項(xiàng)，

消去一對因子兩個相鄰最小項(xiàng)可合并為一項(xiàng)，

消去一對因子

1、畫出邏輯函數(shù)的卡諾圖

2、找出可以合并的最小項(xiàng)

3、選取可以合并的乘積項(xiàng)。選取的原則是：

①畫矩形圈時應(yīng)包含所有的最小項(xiàng)，即應(yīng)覆蓋卡諾圖中所有的1；②方格中的1可以被一個以上的圈所包圍；③圈的個數(shù)盡可能的少。這是因?yàn)槊恳粋€圈對應(yīng)于一個乘積項(xiàng)，圈的個數(shù)越少，乘積項(xiàng)的個數(shù)就越少；④圈圍成的面積盡可能的大，但必須為個方格。這是因?yàn)槿υ酱?，合并時消去的變量個數(shù)越多，乘積項(xiàng)的因子也越少；用卡諾圖化簡的步驟：1、畫出邏輯函數(shù)的卡諾圖用卡諾圖化簡的步驟：例：0001111001ABC例：0001111001ABC例：000111100011111101ABC例：0001111000111111例：000111100011111101ABC例：0001111000111111例：化簡結(jié)果不唯一例：化簡結(jié)果不唯一用卡諾圖化簡下式為最簡與或函數(shù)式

首先畫出函數(shù)的卡諾圖，如圖：用卡諾圖化簡下式為最簡與或函數(shù)式

其次，找出可以合并的最小項(xiàng)。將可以合并的最小項(xiàng)用圈畫出，如圖（a）（b）所示，其中圖（a）為不正確的圈法，因?yàn)槿Φ膫€數(shù)為四個，不是最少的；而圖（b）是正確的圈法，只有三個圈，即合并后有三個乘積項(xiàng)。合并最小項(xiàng)得到

例：

畫出Y的卡諾圖：例：

畫出Y的卡諾圖：約束項(xiàng)任意項(xiàng)邏輯函數(shù)中的無關(guān)項(xiàng)：約束項(xiàng)和任意項(xiàng)可以寫入函數(shù)式，也可不包含在函數(shù)式中，因此統(tǒng)稱為無關(guān)項(xiàng)。在邏輯函數(shù)中，對輸入變量取值的限制，在這些取值下為1的最小項(xiàng)稱為約束項(xiàng)在輸入變量某些取值下，函數(shù)值為1或?yàn)?不影響邏輯電路的功能，在這些取值下為1的最小項(xiàng)稱為任意項(xiàng)具有約束項(xiàng)的邏輯函數(shù)化簡約束項(xiàng)在邏輯函數(shù)中，對輸入變量取值的限制，在這些取值下為1的

無關(guān)項(xiàng)在邏輯函數(shù)化簡中的應(yīng)用合理地利用無關(guān)項(xiàng)，可得更簡單的化簡結(jié)果加入（或去掉）無關(guān)項(xiàng)，應(yīng)使化簡后的項(xiàng)數(shù)最少，每項(xiàng)因子最少…….

從卡諾圖上直觀地看，加入無關(guān)項(xiàng)的目的是為矩形圈最大，矩形組合數(shù)最少無關(guān)項(xiàng)在邏輯函數(shù)化簡中的應(yīng)用合理地利用無關(guān)項(xiàng)，可得更簡單的

例：用卡諾圖化簡帶約束條件的邏輯函數(shù)

約束條件：解畫出邏輯函數(shù)的卡諾圖：

例：用卡諾圖化簡帶約束條件的邏輯函數(shù)第二章門電路第二章門電路2.1概述門電路：實(shí)現(xiàn)基本運(yùn)算、復(fù)合運(yùn)算的單元電路，如與門、與非門、或門……門電路中以高/低電平表示邏輯狀態(tài)的1/02.1概述門電路中以高/低電平表示邏輯狀態(tài)的1/0正邏輯和負(fù)邏輯：

在邏輯電路中存在兩種邏輯狀態(tài)，分別用二值邏輯的1和0來表示。如果以輸出的高電平表示邏輯1，以輸出低電平表示邏輯0，則這種邏輯制稱為正邏輯。反之，若以邏輯1代表低電平，而以邏輯0代表高電平，則稱為負(fù)邏輯。

正邏輯和負(fù)邏輯：

在邏輯電路中存在兩種邏輯狀態(tài)，分2.2半導(dǎo)體開關(guān)特性2.2.1半導(dǎo)體二極管的開關(guān)特性2.2.2半導(dǎo)體三極管的開關(guān)特性2.2半導(dǎo)體開關(guān)特性二極管的開關(guān)特性：vI=VIH, D截止，vO=VOH=VCCvI=VIL, D導(dǎo)通，vO=VOL=0.7V高電平：VIH=VCC低電平：VIL=0二極管的開關(guān)特性：vI=VIH,高電平：VIH=VCC二極管的動態(tài)特性：二極管的動態(tài)特性：2.2.2半導(dǎo)體三極管的開關(guān)特性（Transistor）一、三極管的開關(guān)特性

2.2.2半導(dǎo)體三極管的開關(guān)特性（Transistor）一

截止工作狀態(tài)放大工作狀態(tài)

飽和工作狀態(tài)截止工作狀態(tài)飽和工作狀態(tài)動態(tài)開關(guān)特性

主要開關(guān)參數(shù)①飽和壓降②開啟延遲時間③關(guān)閉延遲時間動態(tài)開關(guān)特性二、MOS管的開關(guān)特性1、MOS管的結(jié)構(gòu)S(Source)：源極G(Gate)：柵極D(Drain)：漏極B(Substrate):襯底金屬層氧化物層半導(dǎo)體層PN結(jié)二、MOS管的開關(guān)特性1、MOS管的結(jié)構(gòu)S(Source)2、靜態(tài)開關(guān)特性

截止區(qū)

可變電阻區(qū)

恒流區(qū)2、靜態(tài)開關(guān)特性截止區(qū)可變電阻區(qū)恒流區(qū)3、MOS管的動態(tài)開關(guān)特性3、MOS管的動態(tài)開關(guān)特性4、主要開關(guān)參數(shù)

①導(dǎo)通電阻：MOS管導(dǎo)通時，且為固定值條件下，漏極電壓的變化量與漏極電流變化量之間的比值，即②截止電阻：MOS管截止時，漏極和源極之間的電阻值，大小約為

③跨導(dǎo)：在一定的條件下，漏極電流變化與柵源極電壓變化之比，它表示柵源電壓對漏極電流的控制能力

④開啟電壓和夾斷電壓：對于N溝道增強(qiáng)型MOS管為正值，P溝道增強(qiáng)型為負(fù)值；對于N溝道耗盡型MOS管為負(fù)值，P溝道耗盡型為正值。4、主要開關(guān)參數(shù)5、MOS管的四種類型增強(qiáng)型耗盡型大量正離子導(dǎo)電溝道5、MOS管的四種類型增強(qiáng)型大量正離子導(dǎo)電溝道2.3最簡單的與、或、非門電路二極管與門設(shè)VCC=5V加到A,B的VIH=3VVIL=0V二極管導(dǎo)通時VDF=0.7VABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111規(guī)定3V以上為10.7V以下為02.3最簡單的與、或、非門電路二極管與門設(shè)VCC=5V二極管構(gòu)成的門電路的缺點(diǎn)電平有偏移帶負(fù)載能力差只用于IC內(nèi)部電路二極管構(gòu)成的門電路的缺點(diǎn)電平有偏移2.3.2三極管非門（反相器）三極管的基本開關(guān)電路就是非門 實(shí)際應(yīng)用中，為保證 vI=VIL時T可靠截止，常在 輸入接入負(fù)壓

參數(shù)合理？vI=VIL時，T截止，vO=VOHvI=VIH時，T截止，vO=VOL2.3.2三極管非門（反相器）三極管的基本開關(guān)電路就是非門輸入信號懸空時：

輸入信號懸空時：2.3.3二極管-三極管與非、或非門2.3.3二極管-三極管與非、或非門2.4TTL門電路（Transistor-TransistorLogic）2.4.1TTL與非門電路結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)

2.4TTL門電路（Transistor-Transist二、工作原理1．當(dāng)輸入中有一個為低電平時，這時對應(yīng)的發(fā)射極必然導(dǎo)通，并在深度飽和狀態(tài)。T2和T5管截止。T4導(dǎo)通，T5截止，輸出為高電平。2．當(dāng)輸入全為高電平時，此時假設(shè)T1導(dǎo)通，則T1的基極電壓鉗位在2.1V。這樣T1管的所有發(fā)射結(jié)均反偏，相當(dāng)于把原來的集電極作為發(fā)射極使用，原來的發(fā)射極作為集電極使用，也就是說T1管工作在倒置狀態(tài)。T2導(dǎo)通使導(dǎo)致T4截止，T5導(dǎo)通，輸出變?yōu)榈碗娖?。二、工作原?．當(dāng)輸入中有一個為低電平時，這時對應(yīng)的發(fā)射極必2.4.2TTL與非門的外部特性及參數(shù)

一、靜態(tài)輸入特性和輸出特性2.4.2TTL與非門的外部特性及參數(shù)

一、靜態(tài)輸入特性1．輸入特性①輸入低電平電流②輸入高電平電流0.7V1.4VT2開始導(dǎo)通，但T1管集電極支路電流仍很小時T5管導(dǎo)通，隨著增大迅速減小這時T1管處于倒置狀態(tài)，T1管的集電極電流流入T2管的基極，輸入電流方向與參考方向一致。轉(zhuǎn)變?yōu)檎怠?．輸入特性0.7V1.4VT2開始導(dǎo)通，但T1管集電極2．輸出特性①輸出高電平時的輸出特性（a）等效電路（b）高電平輸出特性曲線2．輸出特性①輸出高電平時的輸出特性（a）等效電路②輸出低電平時的輸出特性（a）等效電路（b）低電平輸出特性曲線②輸出低電平時的輸出特性（a）等效電路二、負(fù)載特性1．輸入端負(fù)載特性輸入端接入負(fù)載時電路輸入負(fù)載特性曲線當(dāng)時，隨的變化規(guī)律為二、負(fù)載特性1．輸入端負(fù)載特性輸入端接入負(fù)載時電路

例：在圖TTL與非門電路中，如果用內(nèi)阻為的電壓表測量輸入端B的電壓時，請問在下列情況下，測到的電壓值為多少？①輸入端A接0.2V。②輸入端A接地。③輸入端A通過一個的電阻接地。④輸入端A通過一個的電阻接地。解：①當(dāng)輸入端A接0.2V電平時，這時T1管處于深度飽和狀態(tài)，基極電位被鉗位在當(dāng)用電壓表測量B端時的電壓為

②當(dāng)輸入端A接地時，由于T1管的發(fā)射結(jié)導(dǎo)通，使，電壓表測量B端時

③當(dāng)輸入端A通過的電阻接地時，因?yàn)樗与娮璐笥陂_啟電阻，A端相當(dāng)于輸入高電平，這時鉗位在2.1V的電平上，所以測得B端電壓為④當(dāng)輸入端A通過的電阻接地時，等效在A端加了一個輸入電壓相當(dāng)于在A端加一個0.2V的邏輯低電平，與第一種情況一樣，電壓表測得B端電壓為0.2V。2．帶負(fù)載能力

TTL與非門帶負(fù)載能力表示一個與非門所能驅(qū)動同類門的最大數(shù)目，常用扇出系數(shù)表示③當(dāng)輸入端A通過的電阻接地時，因?yàn)樗与娮璐笥陂_當(dāng)驅(qū)動門的輸出高電平時當(dāng)驅(qū)動門輸出低電平時扇出系數(shù)取和的較小者。當(dāng)驅(qū)動門的輸出高電平時三、電壓的傳輸特性1．AB段（截止區(qū)）：2．BC段（線性區(qū)）：3．CD段（轉(zhuǎn)折區(qū)）：

線性下降

快速下降閾值電壓或門檻電壓4．DE段（飽和區(qū)）：三、電壓的傳輸特性1．AB段（截止區(qū)）：2．BC段（線性四、噪聲容限四、噪聲容限五、TTL與非門的動態(tài)特性一、傳輸延遲時間1、現(xiàn)象：五、TTL與非門的動態(tài)特性一、傳輸延遲時間二、動態(tài)尖峰電流二、動態(tài)尖峰電流數(shù)字電路技術(shù)基礎(chǔ)全課件2.4.3其他類型的TTL門電路一、其他邏輯功能的門電路1.與或非門2.4.3其他類型的TTL門電路一、其他邏輯功能的門電路2.異或門2.異或門二、集電極開路的門電路1、推拉式輸出電路結(jié)構(gòu)的局限性①輸出電平不可調(diào)②負(fù)載能力不強(qiáng)，尤其是高電平輸出③輸出端不能并聯(lián)使用

OC門二、集電極開路的門電路1、推拉式輸出電路結(jié)構(gòu)的局限性2、OC門的結(jié)構(gòu)特點(diǎn)2、OC門的結(jié)構(gòu)特點(diǎn)3、外接負(fù)載電阻RL的計算3、外接負(fù)載電阻RL的計算3、外接負(fù)載電阻RL的計算3、外接負(fù)載電阻RL的計算3、外接負(fù)載電阻RL的計算3、外接負(fù)載電阻RL的計算三、三態(tài)門電路（ThreestateOutputGate,TS）三、三態(tài)門電路（ThreestateOutputGat三態(tài)門的用途

三態(tài)門構(gòu)成單向總線三態(tài)門構(gòu)成雙向總線三態(tài)門的用途三態(tài)門構(gòu)成單向總線2.4.4TTL電路的改進(jìn)系列

一、肖特基TTL門系列（74S）電路改進(jìn)采用抗飽和三極管用有源泄放電路代替74H系列中的R3減小電阻值2.性能特點(diǎn)速度進(jìn)一步提高，電壓傳輸特性沒有線性區(qū)，功耗增大

抗飽和三極管肖特基TTL與非門2.4.4TTL電路的改進(jìn)系列

一、肖特基TTL門系列（7二、低功耗肖特基系列

74LS（Low-PowerSchottkyTTL）

低功耗肖特基TTL與非門二、低功耗肖特基系列低功耗肖特基TTL與非門2.4.5TTL門電路的使用

這些門電路在實(shí)際使用時注意以下幾點(diǎn)：一、電源及電源干擾的消除二、不用輸入端的處理及注意事項(xiàng)三、輸出端處理四、其它2.4.5TTL門電路的使用這些門電路在實(shí)際使用時注意以2.5發(fā)射極耦合邏輯門（ECL）

2.5.1ECL門電路的基本單元

當(dāng)時，而此時T3管基極電平更高一些（-1.3V），故T1截止T3導(dǎo)通，此時與輸入端之間是邏輯非關(guān)系，與輸入端之間是邏輯與關(guān)系。2.5發(fā)射極耦合邏輯門（ECL）

2.5.1ECL門電路2.5.2ECL電路的結(jié)構(gòu)和工作原理2.5.2ECL電路的結(jié)構(gòu)和工作原理2.5.3ECL電路的主要特點(diǎn)優(yōu)點(diǎn)：

1．ECL電路是目前各種數(shù)字集成電路中工作速度最快的一種，目前ECL傳輸延遲時間縮短至1ns以下。

2．電路內(nèi)部的開關(guān)噪聲很低。

3．輸出阻抗低，帶負(fù)載能力強(qiáng)。國產(chǎn)CE10K系列門電路的扇出系數(shù)可達(dá)90以上。

4．ECL電路具有或和或非兩個互補(bǔ)輸出端，使用方便、靈活。缺點(diǎn)：電路功耗大；噪聲容限低；輸出電平穩(wěn)定性差。2.5.3ECL電路的主要特點(diǎn)2.6集成注入邏輯（IntegratedInjectionLogic）

2.6.1電路結(jié)構(gòu)與工作原理I2L基本單元電路結(jié)構(gòu)及等效電路2.6集成注入邏輯（IntegratedInjecti數(shù)字電路技術(shù)基礎(chǔ)全課件2.6.2門電路的主要特點(diǎn)

電路兩個嚴(yán)重的缺點(diǎn)

1．抗干擾能力差。I2L電路的輸出信號幅度比較小，噪聲容限較低，所以抗干擾能力也較差。2、工作速度低。因?yàn)镮2L電路采用了飽和型邏輯電路，這限制了工作速度。I2L電路的傳輸延遲時間可達(dá)到20~30ns。2.6.2門電路的主要特點(diǎn)2.7金屬-氧化物-半導(dǎo)體邏輯（MOSL）2.7.1CMOS反相器及工作原理一、電路結(jié)構(gòu)2.7金屬-氧化物-半導(dǎo)體邏輯（MOSL）2.7.1CM二、電壓、電流傳輸特性二、電壓、電流傳輸特性三、噪聲容限結(jié)論：可以通過提高VDD來提高噪聲容限三、噪聲容限結(jié)論：可以通過提高VDD來提高噪聲容限2.7.2CMOS反相器的外部特性和參數(shù)

一、靜態(tài)輸入特性

CMOS反相器輸入保護(hù)電路CMOS反相器輸入特性2.7.2CMOS反相器的外部特性和參數(shù)

一、靜態(tài)輸入特性二、靜態(tài)輸出特性二、靜態(tài)輸出特性數(shù)字電路技術(shù)基礎(chǔ)全課件三、動態(tài)特性傳輸延遲時間三、動態(tài)特性傳輸延遲時間2、交流噪聲容限3、動態(tài)功耗2、交流噪聲容限數(shù)字電路技術(shù)基礎(chǔ)全課件2.7.3其他類型的CMOS門電路一、其他邏輯功能的門電路1.與非門2.或非門2.7.3其他類型的CMOS門電路一、其他邏輯功能的門電路3、帶緩沖極的CMOS門如，與非門3、帶緩沖極的CMOS門如，與非門數(shù)字電路技術(shù)基礎(chǔ)全課件4、漏極開路的門電路（OD門）

4、漏極開路的門電路（OD門）

5、CMOS傳輸門及模擬開關(guān)傳輸門5、CMOS傳輸門及模擬開關(guān)傳輸門

雙向模擬開關(guān)雙向模擬開關(guān)2.7.4NMOS邏輯門

NMOS與非門NMOS或非門2.7.4NMOS邏輯門NMOS與非門NMOS數(shù)字電路技術(shù)基礎(chǔ)全課件2.7.5MOS門電路的正確使用

一、電源電壓電源的上限電壓不得超過允許的電源電壓最大值；下限電壓不能低于保證系統(tǒng)速度所需的電源電壓最小值。二、輸入端

1、每個輸入端電流不超過1mA為佳，并限制在10mA以內(nèi)。

2、當(dāng)上述條件不能滿足，即輸入電流過大、輸入端接線過長，或接大電容、大電感時，應(yīng)在輸入端串接的保護(hù)電阻，將輸入電流的瞬態(tài)值限制在10mA以下2.7.5MOS門電路的正確使用一、電源電壓3．未使用的輸入端處理方法：與門和與非門的未用端應(yīng)接至正電源端或高電平，或門和或非門應(yīng)接地或低電平。不用輸入端絕不能懸空。因?yàn)閼铱盏臇艠O易產(chǎn)生感應(yīng)電荷，使輸入端可能為高電平也可能為低電平，造成邏輯混亂。4．為了防止門電路開關(guān)過程中的過沖電流以及柵極易接收靜電電荷，在進(jìn)行實(shí)驗(yàn)、測量和調(diào)試時，應(yīng)先接入直流電源，后接輸入信號源；而關(guān)機(jī)時先關(guān)閉輸入信號源，后關(guān)閉直流電源。數(shù)字電路技術(shù)基礎(chǔ)全課件

三、輸出端

CMOS集成電路的輸出端不應(yīng)直接和或相連。否則，將因拉電流或灌電流過大而損壞器件。另外除了三態(tài)門和OD器件外，也不允許CMOS器件輸出并聯(lián)使用。輸出與大電容、大電感直接相連時，將使功耗增加、工作速度下降，為此應(yīng)在輸出和大電容之間串接保護(hù)電阻，并盡力減少容性負(fù)載的影響。三、輸出端2.8門電路產(chǎn)品簡介與接口電路

2.8.1門電路產(chǎn)品簡介

集成TTL和MOS型號分類表系列子系列名稱國際型號速度-功耗TTL系列TTL標(biāo)準(zhǔn)TTL系列54/74TTL10ns-10mWHTTL高速TTL系列54/74HTTL6ns-22mWSTTL甚高速TTL系列54/74STTL3ns-19mWLSTTL低功耗肖特基系列54/74LSTTL5ns-2mWALSTTL先進(jìn)低功耗肖特基系列54/74ALSTTL4ns-1mWMOS系列NMOSN溝道系列CD4000CMOS互補(bǔ)場效應(yīng)管系列CC400045ns-5μWHCMOS高速CMOS系列54/74HC10ns-1μWHCMOST與TTL兼容的HC系列54/74HCTECL系列發(fā)射極耦合高速器件10K2ns-25mW100K0.75ns-40mW2.8門電路產(chǎn)品簡介與接口電路

2.8.1門電路產(chǎn)品簡介一、按制造工藝分類二、按邏輯功能分類按照邏輯功能門電路可分為與、與非、或、或非、與或非、反相器和驅(qū)動器等三、按輸出結(jié)構(gòu)分類按輸出結(jié)構(gòu)集成門電路又可分為推拉式輸出或CMOS反相器輸出、OC輸出或OD輸出和三態(tài)輸出三種形式。數(shù)字電路技術(shù)基礎(chǔ)全課件2.8.2各門電路間的接口電路一、TTL電路驅(qū)動CMOS電路2.8.2各門電路間的接口電路二、CMOS電路驅(qū)動TTL電路二、CMOS電路驅(qū)動TTL電路第三章組合邏輯電路第三章組合邏輯電路3.1概述一、組合邏輯電路的特點(diǎn)從功能上從電路結(jié)構(gòu)上任意時刻的輸出僅取決于該時刻的輸入信號組合不含記憶（存儲）元件3.1概述任意時刻的輸出僅不含記憶（存儲）元件二、邏輯功能的描述輸出與輸入之間可以用如下邏輯函數(shù)來描述：

或者寫成向量函數(shù)的形式：二、邏輯功能的描述輸出與輸入之間可以用如下邏輯函數(shù)來描述：3.2.1組合電路的分析組合邏輯電路的分析步驟如下：1.分別用符號標(biāo)記各級門的輸出端2.從電路的輸入到輸出逐級寫出邏輯函數(shù)式，最后得到整個電路的輸出與輸入關(guān)系的邏輯函數(shù)式。用卡諾圖或公式化簡法將邏輯函數(shù)化成最簡形式。4.為使電路功能更加直觀，列出邏輯函數(shù)真值表，分析電路邏輯功能。3.2.組合邏輯電路的分析方法和設(shè)計方法3.2.組合邏輯電路的分析方法和設(shè)計方法【例3.2.1】試分析圖3.2.1電路的邏輯功能?！纠?.2.1】試分析圖3.2.1電路的邏輯功能。解：根據(jù)邏輯圖可寫出與之間的邏輯函數(shù)式當(dāng)M=0時當(dāng)M=1時解：根據(jù)邏輯圖可寫出與之間的邏輯函數(shù)式當(dāng)M=0時當(dāng)M=1時列出兩種情況下的真值表如表3.2.1。列出兩種情況下的真值表如表3.2.1。

由真值表可知，M=1時完成8421-BCD碼轉(zhuǎn)換為格雷碼；M=0時完成格雷碼轉(zhuǎn)換為8421-BCD碼。3.2.2組合電路的設(shè)計組合邏輯電路設(shè)計的一般步驟如下：1．根據(jù)設(shè)計題目要求，進(jìn)行邏輯抽象，確定輸入變量和輸出變量及數(shù)目，明確輸出變量和輸入變量之間的邏輯關(guān)系。2．將輸出變量和輸入變量之間的邏輯關(guān)系（或因果關(guān)系）列成真值表。3．根據(jù)真值表寫出邏輯函數(shù)，并用公式法和卡諾圖方法將邏輯函數(shù)化簡成最簡表達(dá)式。由真值表可知，M=1時完成8421-BCD碼4.選用小規(guī)模集成邏輯門電路或中規(guī)模的常用集成組合邏輯電路或可編程邏輯器件構(gòu)成相應(yīng)的邏輯函數(shù)。具體如何選擇，應(yīng)根據(jù)電路的具體要求和器件的資源情況來決定。5．根據(jù)選擇的器件，將邏輯函數(shù)轉(zhuǎn)換成適當(dāng)?shù)男问舰僭谑褂眯∫?guī)模集成門電路進(jìn)行設(shè)計時，為獲得最簡單的設(shè)計結(jié)果，應(yīng)把邏輯函數(shù)轉(zhuǎn)換成最簡形式，即器件數(shù)目和種類最少。因此通常把邏輯函數(shù)轉(zhuǎn)換為與非-與非式或者與或非式，這樣可以用與非門或者與或非門來實(shí)現(xiàn)。②在使用中規(guī)模組合邏輯電路設(shè)計電路時，需要將邏輯函數(shù)化成常用組合邏輯電路的邏輯函數(shù)式形式，具體做法將在下一節(jié)介紹。③如果使用存儲器或可編程邏輯器件來實(shí)現(xiàn)，具體做法將在第七章介紹。6．根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯電路的邏輯圖。

4.選用小規(guī)模集成邏輯門電路或中規(guī)模的常用集成組合【例3.2.2】試設(shè)計一個供三人使用的表決邏輯電路。即三個人中，有兩個或三個人表示同意，則表決通過，否則為不通過。解：1.首先進(jìn)行邏輯抽象用A、B、C表示每個人的表決結(jié)果，用Y表示三人的表決結(jié)果。因此，A、B、C為輸入邏輯變量，Y為輸出邏輯變量。用“1”表示表決人同意或表決通過，“0”表示表決人不同意或表決不通過。根據(jù)題意列出表3.2.2所示的邏輯真值表?！纠?.2.2】試設(shè)計一個供三人使用的表決邏輯電路。即三個人2．根據(jù)真值表，畫出三變量邏輯函數(shù)卡諾圖，如圖3.2.2所示，化簡后得到Y(jié)的邏輯函數(shù)表達(dá)式。（3.2.1）

3．選定器件類型為小規(guī)模集成門電路。

2．根據(jù)真值表，畫出三變量邏輯函數(shù)卡諾圖，如圖3.2.2所4．根據(jù)式（3.2.1）畫出邏輯電路圖，得到圖3.2.3電路。這里用到與門和或門。若用其他類型門電路來組成這個邏輯電路，應(yīng)將最簡與-或式化成相應(yīng)的形式。例如，要求用與非門實(shí)現(xiàn)這個邏輯電路時，應(yīng)當(dāng)將邏輯函數(shù)化成與非-與非表達(dá)式。

（3.2.2）

根據(jù)式（3.2.2）可以全部用與非門實(shí)現(xiàn)的邏輯電路圖，如圖3.2.4所示。4．根據(jù)式（3.2.1）畫出邏輯電路圖，得到圖3.2.3電路

如果用與或非門實(shí)現(xiàn)這個邏輯電路，必須把式（3.2.2）化成最簡的與-或-非表達(dá)式。在第一章我們講過，可以圈卡諾中的0，然后求反而得到。圈0卡諾圖如圖3.2.5所示，得到式（3.2.3）的與-或-非式為（3.2.3）按照式（3.2.3）畫出用與-或-非門組成的邏輯電路如圖3.2.6所示。如果用與或非門實(shí)現(xiàn)這個邏輯電路，必須把式（3.2.3.3編碼器和譯碼器3.3.1編碼器編碼：廣義上講，將具有特定意義的信息（如文字、符號或數(shù)字），賦予相應(yīng)的二進(jìn)制代碼的過程普通編碼器（二進(jìn)制編碼器、二-十進(jìn)制編碼器）優(yōu)先編碼器3.3編碼器和譯碼器3.3.1編碼器一、二進(jìn)制編碼器特點(diǎn)：任何時刻只允許輸入一個編碼信號。例：三位二進(jìn)制編碼器輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111一、二進(jìn)制編碼器特點(diǎn)：任何時刻只允許輸入一個編碼信號。輸

根據(jù)真值表和、互相排斥的約束條件，只要將使輸出值為1的輸入變量直接相加，即可得到輸出的最簡與-或表達(dá)式。與非-與非式：根據(jù)真值表和、互相排斥的約束條件，只要將使輸出值二、二進(jìn)制優(yōu)先編碼器特點(diǎn)：幾個輸入端同時加輸入信號時，編碼器能夠按照一定的優(yōu)先次序，對優(yōu)先級最高的輸入信號進(jìn)行編碼，而不理睬級別低的信號例：8線-3線優(yōu)先編碼（74LS148）

（設(shè)I7優(yōu)先權(quán)最高…I0優(yōu)先權(quán)最低）二、二進(jìn)制優(yōu)先編碼器特點(diǎn)：幾個輸入端同時加輸入信號時，編碼器數(shù)字電路技術(shù)基礎(chǔ)全課件由邏輯電路圖可得到輸出表達(dá)式為由邏輯電路圖可得到輸出表達(dá)式為狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)附加輸出信號的狀態(tài)及含意義狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能

一片8線-3線優(yōu)先編碼器74LS148只具有八級優(yōu)先編碼功能，利用選通輸入端、選通輸出端和優(yōu)先擴(kuò)展輸出端，可以實(shí)現(xiàn)多級優(yōu)先編碼。下面結(jié)合一個例子說明和信號實(shí)現(xiàn)電路擴(kuò)展的方法。一片8線-3線優(yōu)先編碼器74LS148只具有控制端擴(kuò)展功能舉例：例： 用兩片8-3線優(yōu)先編碼器

16-4優(yōu)先編碼器其中，16個輸入端為，4個輸出端，其中優(yōu)先權(quán)最高，優(yōu)先權(quán)最低?？刂贫藬U(kuò)展功能舉例：例： 用兩片8-3線優(yōu)先編碼器狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時，(2)才允許工作第(1)片時表示對的編碼低三位輸出應(yīng)是兩片的輸出的“或”第一片為高優(yōu)先權(quán)數(shù)字電路技術(shù)基礎(chǔ)全課件三、BCD碼優(yōu)先編碼器將編成10個BCD碼，即0110~1110

的優(yōu)先權(quán)最高，

最低輸入的低電平信號變成一個對應(yīng)的十進(jìn)制的編碼下圖是BCD碼優(yōu)先編碼器（74LS147）邏輯電路圖、邏輯符號及外引線排列圖。三、BCD碼優(yōu)先編碼器將編數(shù)字電路技術(shù)基礎(chǔ)全課件由邏輯電路圖可得到輸出表達(dá)式為由邏輯電路圖可得到輸出表達(dá)式為

其真值表如表3.3.3所示。從表中可以看出，編碼器的輸出是以BCD碼的反碼形式給出。其真值表如表3.3.3所示。從表中可以看出，3.3.2譯碼器譯碼：編碼的逆過程（把表示特定意義的信息代碼翻譯出來的過程）。譯碼器的分類：一、二進(jìn)制譯碼器，也稱最小項(xiàng)譯碼器，有3線-8線、4

線-16線譯碼器等；二、碼制轉(zhuǎn)換譯碼器，有8421-BCD碼轉(zhuǎn)換十進(jìn)制譯碼器、余3碼轉(zhuǎn)換十進(jìn)制譯碼器等；三、顯示譯碼器，用來驅(qū)動各類顯示器，如發(fā)光二極管、液晶數(shù)碼管等。3.3.2譯碼器譯碼：編碼的逆過程（把表示特定意義的信息代一、二進(jìn)制譯碼器例：3線—8線譯碼器表3.3.43線-8線譯碼器真值表輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000一、二進(jìn)制譯碼器輸入輸出A2A1真值表邏輯表達(dá)式：

由表達(dá)式可以看出，對應(yīng)每個輸入狀態(tài)，僅有一個輸出為0，其余為1。例如時，僅，即是輸入二進(jìn)制碼101的譯碼輸出，所以這種譯碼器也稱為最小項(xiàng)譯碼器。

真值表邏輯集成譯碼器實(shí)例：74LS138圖3.3.7（a）低電平輸出附加控制端集成譯碼器實(shí)例：74LS138圖3.3.7

上圖是用與非門實(shí)現(xiàn)的3線-8線譯碼器74LS138。輸入為三位二進(jìn)制數(shù)、、，輸出有八個信號，分別對應(yīng)輸入的八種組合。

另外，74LS138有三個附加控制端、和，只有當(dāng)、時，譯碼器處于工作狀態(tài)；否則，譯碼器不實(shí)現(xiàn)譯碼，也就是說不管輸入為任何值，八個輸出信號均為1，如表3.3.5所示。這三個控制端也叫做“片選”輸入端，利用片選的作用可以將多片起來以擴(kuò)展譯碼器的功能。圖3.3.7（b）、（c）分別為74LS138的邏輯符號和外引線排列圖。上圖是用與非門實(shí)現(xiàn)的3線-8線譯碼器74LS174LS138的真值表：表3.3.5輸入輸出S1A2A1A00XXXX11111111X1XXX111111111000011111110100011111110110010111110111001111110111101001110111110101110111111011010111111101110111111174LS138的真值表：表3.3.5輸入圖3.3.73線-8線譯碼器74LS138圖3.3.73線-8線譯碼器74LS138二、二—十進(jìn)制譯碼器將輸入BCD碼的10個代碼翻譯成十進(jìn)制代碼0~9的邏輯電路。例：74LS42真值表邏輯表達(dá)式二、二—十進(jìn)制譯碼器將輸入BCD碼的10個代碼翻譯成十進(jìn)制代對于輸入8421-BCD碼，十個輸出端對應(yīng)十進(jìn)制數(shù)0~9，輸出低電平有效。對應(yīng)BCD碼以外的偽碼（即1010~1111共六個代碼）作為輸入時，譯碼器拒絕翻譯，輸出均無低電平，所以這個電路具有拒絕偽碼的功能對于輸入8421-BCD碼，十個輸出端對應(yīng)十進(jìn)制數(shù)0~9，輸數(shù)字電路技術(shù)基礎(chǔ)全課件三、顯示譯碼器

在數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字、文字和符號的二進(jìn)制編碼翻譯成人們習(xí)慣形式直觀地顯示出來，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠把二進(jìn)制代碼翻譯并顯示出來的電路叫做顯示譯碼器，它包括譯碼驅(qū)動電路和數(shù)碼顯示器兩部分。1．?dāng)?shù)碼顯示器2．BCD七段顯示譯碼器三、顯示譯碼器在數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字1．?dāng)?shù)碼顯示器

①顯示器分類及特點(diǎn)常用的數(shù)碼顯示器有兩種，一種是發(fā)光二極管（LED）顯示器，其特點(diǎn)是清晰悅目、工作電壓低（1.5~3V）、體積小、壽命長、可靠性高等優(yōu)點(diǎn)，而且響應(yīng)時間短（1~100ns）、顏色豐富（有紅、綠、黃等顏色）、亮度高。它的缺點(diǎn)是工作電流比較大，每段的工作電流在10mA左右。另一種常用的液晶（LCD）顯示器，其特點(diǎn)是驅(qū)動電壓低（在1V以小可以工作）、工作電流非常小、功耗極小（以下），配合CMOS電路可以組成微功耗系統(tǒng)。它的缺點(diǎn)是亮度差、響應(yīng)速度低（在10~200ms范圍），這限制了它在快速系統(tǒng)中的應(yīng)用。最常用的顯示譯碼器是能驅(qū)動七段數(shù)碼管的BCD-七段顯示譯碼器。下面主要介紹以發(fā)光二極管作為顯示器件的七段數(shù)碼顯示器。1．?dāng)?shù)碼顯示器

①顯示器分類及特點(diǎn)圖3.3.9

半導(dǎo)體數(shù)碼管

(a)外形圖(b)共陰極接法(c)共陽極接法1．?dāng)?shù)碼顯示器

②LED顯示器圖3.3.9半導(dǎo)體數(shù)碼管

(a)外形圖(b)共陰極

按連接方式不同，八段半導(dǎo)體數(shù)碼管分為共陰極和共陽極兩種。共陰極是指BS201八段發(fā)光二極管的陰極連接在一起，每個發(fā)光二極管的陽極經(jīng)限流電阻接到顯示譯碼器輸出端（譯碼器輸出高電平有效），如圖3.3.9（b）所示。而共陽極是指BS201八段發(fā)光二極管的陽極連接在一起，每個發(fā)光二極管的陰極經(jīng)限流電阻接到顯示譯碼器輸出端（譯碼器輸出低電平有效），如圖3.3.9（c）所示。改變限流電阻大小，可改變二極管中電流大小，從而控制發(fā)光亮度。1．?dāng)?shù)碼顯示器

②LED顯示器按連接方式不同，八段半導(dǎo)體數(shù)碼管分為共陰極和共2．BCD七段顯示譯碼器

半導(dǎo)體數(shù)碼管和液晶顯示器都可以用TTL或CMOS集成電路直接驅(qū)動。為了使七段數(shù)碼管顯示0~9十個數(shù)字，需要使用BCD七段譯碼器將BCD碼翻譯成數(shù)碼管所要求的驅(qū)動信號。中規(guī)模BCD七段譯碼器的種類很多，下面以配合半導(dǎo)體數(shù)碼管BS201A工作的4線-7線譯碼器/驅(qū)動器7448為例加以介紹。以表示顯示譯碼器的輸入的BCD碼，以表示七段半導(dǎo)體數(shù)碼管的驅(qū)動信號。假設(shè)譯碼器輸出高電平有效，即輸出為1時相應(yīng)段的發(fā)光二極管發(fā)光。按照圖3.3.9（a）所示字形，可列出顯示譯碼器真值表如表3.3.7所示。表中除列出了BCD碼十個狀態(tài)，還規(guī)定了1010~1111這六個狀態(tài)的顯示字形。2．BCD七段顯示譯碼器半導(dǎo)體數(shù)碼管和液晶顯示

表3.3.7BCD七段顯示譯碼器真值表表3.3.7B利用真值表，用卡諾圖化簡可得到的函數(shù)表達(dá)式利用真值表，用卡諾圖化簡可得到數(shù)字電路技術(shù)基礎(chǔ)全課件

另外，7448邏輯電路中增加了附加控制電路。下面介紹一下其功能和用法。①燈測試輸入端當(dāng)時，均輸出高電平，七段半導(dǎo)體數(shù)碼管全部點(diǎn)亮，顯示8字形，用來測試數(shù)碼管的好壞。當(dāng)時顯示譯碼器按輸入BCD碼正常顯示。②滅零輸入端當(dāng)時，若輸入端，則均輸出低電平，實(shí)現(xiàn)滅零；若輸入端為其它的BCD碼，則正常顯示。設(shè)置滅零輸入端的目的是為了把不希望顯示的零熄滅。例如有一個4位的數(shù)碼管顯示電路顯示“03.40”時前后兩位的0是多余的，可以在對應(yīng)位的滅零輸入端加入滅零信號，即使，則只顯示出“3.4”。對不需要滅零的位則應(yīng)使。另外，7448邏輯電路中增加了附加控制電路。下③滅燈輸入/滅零輸出端當(dāng)作為輸入端使用時，稱為滅燈輸入端若，則無論輸入為何種狀態(tài)，輸出均為0，七段半導(dǎo)體數(shù)碼管全部熄滅，可用來控制是否顯示。若時，正常譯碼顯示。當(dāng)作為輸出端使用時，稱為滅零輸出端，其表達(dá)式為

由此可知，當(dāng)而且有滅零輸入信號（）和時，，該信號既可以使本位滅零（），又同時輸出低電平信號（），為相鄰位滅零提供條件。這樣可以消去多位數(shù)顯示中前后不必要的零。③滅燈輸入/滅零輸出端例：用7448可以直接驅(qū)動半導(dǎo)體數(shù)碼管BS201，其接線圖如圖3.3.11所示。圖中流過發(fā)光二極管的電流由電源電壓經(jīng)上拉電阻提供，選取合適的電阻值使電流大于數(shù)碼管所需要的電流。例：用7448可以直接驅(qū)動半導(dǎo)體數(shù)碼管BS201，其接線圖如四、譯碼器的應(yīng)用舉例1．3線-8線譯碼器74LS138應(yīng)用2．顯示譯碼器7448滅零功能的應(yīng)用四、譯碼器的應(yīng)用舉例1．3線-8線譯碼器74LS138應(yīng)用1．3線-8線譯碼器74LS138應(yīng)用【例3.3.2】利用兩片74LS138組成4線-16線譯碼器，將4位輸入的二進(jìn)制代碼A、B、C、D譯成16個獨(dú)立的低電平信號，其中A為最高位。解：由74LS138邏輯符號可知，譯碼器有3個地址輸入端、和可作為4線-16線譯碼器低三位B、C、D，再利用三個附加控制端、和進(jìn)行合理組合，構(gòu)成第4個地址輸入端A，圖3.3.12給出了兩片74LS138擴(kuò)展成4線-16線譯碼器電路。1．3線-8線譯碼器74LS138應(yīng)用【例3.3.2】利用兩

當(dāng)時，片1的允許譯碼，其輸出取決于輸入變量B、C、D；而片2的禁止譯碼，其輸出均為1。當(dāng)時，片1的禁止譯碼，其輸出均為1；而片2的允許譯碼，其輸出由B、C、D決定。這樣接成的4線-16線譯碼器電路三個附加控制端分別為片1的，片2的、，利用它們可以再接成5線-32線譯碼器。當(dāng)時，片1的【例3.3.3】試畫出用74LS138和門電路實(shí)現(xiàn)如下多輸出邏輯函數(shù)?；勺钚№?xiàng)之和解：【例3.3.3】試畫出用74LS138和門電路實(shí)現(xiàn)如下多輸出與非-與非形式：由于74LS138為最小項(xiàng)譯碼器，每一個輸出，因此只要在輸出端增加三個與非門即可實(shí)現(xiàn)的邏輯電路，如圖3.3.13所示。與非-與非形式：由于74LS138為最小項(xiàng)譯碼2．顯示譯碼器7448滅零功能的應(yīng)用【例3.3.4】試用譯碼驅(qū)動電路7448和數(shù)碼管實(shí)現(xiàn)多位數(shù)碼顯示系統(tǒng)。解：將滅零輸入端和滅零輸出端配合使用，可以實(shí)現(xiàn)多位數(shù)碼顯示器整數(shù)前和小數(shù)后的滅零控制，其連接方法如圖3.3.14所示。2．顯示譯碼器7448滅零功能的應(yīng)用【例3.3.4】試用譯碼圖中接法如下：

整數(shù)部分的高位和低位的相連，最高位接0；小數(shù)部分的低位和高位的相連，最低位接0，最高位接1；小數(shù)點(diǎn)位接1。這樣整數(shù)部分只有高位為0，而且被熄滅的情況下，低位才有滅零輸入信號；小數(shù)部分只有低位為0，而且被熄滅的情況下，高位才有滅零輸入信號，從而實(shí)現(xiàn)了多位十進(jìn)制數(shù)碼的滅零控制。圖中接法如下：整數(shù)部分的高位3.4數(shù)據(jù)選擇器和分配器

3.4.1數(shù)據(jù)選擇器3.4.2數(shù)據(jù)分配器3.4數(shù)據(jù)選擇器和分配器

3.4.1數(shù)據(jù)選擇器3.4.1數(shù)據(jù)選擇器

數(shù)據(jù)選擇（Multiplexer）也稱多路開關(guān)、多路選擇器。圖3.4.1為四選一數(shù)據(jù)選擇器功能示意圖，是數(shù)據(jù)輸入端，、是數(shù)據(jù)選擇控制端又稱地址輸入端。四選一數(shù)據(jù)選擇器真值表如表3.4.1所示。3.4.1數(shù)據(jù)選擇器數(shù)據(jù)選擇（Multiple一、八選一數(shù)據(jù)選擇器74LS151一、八選一數(shù)據(jù)選擇器74LS151二、雙四選一數(shù)據(jù)選擇器74LS153二、雙四選一數(shù)據(jù)選擇器74LS153

圖3.4.3（a）為TTL中規(guī)模集成電路74LS153型雙四選一數(shù)據(jù)選擇器的邏輯圖，圖3.4.3（b）為邏輯符號。為兩個公用的選擇輸入端，兩個附加控制端、各自獨(dú)立，低電平控制數(shù)據(jù)輸出，兩個輸出端、也是互相獨(dú)立的。其真值表如表3.4.3所示。圖3.4.3（a）為TTL中規(guī)模集成電路7【例3.4.1】用兩片八選一數(shù)據(jù)選擇器74LS151組成一個十六選一的數(shù)據(jù)選擇器?！纠?.4.1】用兩片八選一數(shù)據(jù)選擇器74LS151組成一個【例3.4.2】用八選一數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)。解：由于八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達(dá)