VHDL的可綜合性1/99本章目錄VHDL語(yǔ)言結(jié)構(gòu)向硬件的映射VHDL類(lèi)型VHDL對(duì)象運(yùn)算符順序語(yǔ)句并行語(yǔ)句2/99VHDL語(yǔ)言結(jié)構(gòu)向硬件的映射EDA工業(yè)界普遍認(rèn)為,有效的VHDL建模風(fēng)格是控制綜合結(jié)果最為有力的手段。為了建立有效的VHDL代碼，設(shè)計(jì)師應(yīng)了解VHDL語(yǔ)言結(jié)構(gòu)與綜合結(jié)果的關(guān)系。應(yīng)該指出的是，由于綜合算法的不同，對(duì)于同樣的硬件描述，不同的CAD綜合工具可能會(huì)得到不同的綜合結(jié)果。VHDL語(yǔ)言在創(chuàng)立時(shí)，主要是為了滿(mǎn)足仿真的需要。自從VHDL被用于綜合以來(lái)，都是對(duì)VHDL的子集進(jìn)行處理，這就是所謂的可綜合的VHDL子集。不同綜合工具支持的可綜合子集不盡相同，通常有如下要求：（1）延時(shí)描述（after語(yǔ)句、

waitfor語(yǔ)句）等被忽略。現(xiàn)在的所有綜合工具都忽略源代碼中的延時(shí)語(yǔ)句，有些工具干脆把這些語(yǔ)句處理為語(yǔ)法錯(cuò)誤。大部分工具忽略延時(shí)語(yǔ)句后，給出警告提示。而綜合時(shí)間約束則在綜合過(guò)程中通過(guò)綜合命令輸入。（2）支持有限類(lèi)型

VHDL具有豐富的類(lèi)型定義，但是有些類(lèi)型不具備硬件對(duì)應(yīng)物，不可能被綜合，如文件類(lèi)型。

通?？删C合類(lèi)型包括枚舉類(lèi)型、整數(shù)、數(shù)組等。其余像浮點(diǎn)數(shù)類(lèi)型、記錄類(lèi)型等只能得到有限支持，而時(shí)間類(lèi)型等完全不能被綜合。（3）進(jìn)程的書(shū)寫(xiě)要服從一定的限制。在仿真時(shí)，VHDL進(jìn)程可以任意書(shū)寫(xiě)。而在綜合時(shí)，通常要求一個(gè)進(jìn)程內(nèi)只能有一個(gè)有效時(shí)鐘，有的工具還有進(jìn)一步的限制。（4）可綜合代碼應(yīng)該是同步式的設(shè)計(jì)。

現(xiàn)在的EDA綜合工具普遍推薦使用同步設(shè)計(jì)風(fēng)格，即整個(gè)芯片電路的狀態(tài)只能在時(shí)鐘信號(hào)有效時(shí)發(fā)生改變。

當(dāng)然設(shè)計(jì)師也可能?chē)L試其他風(fēng)格的設(shè)計(jì)，如異步設(shè)計(jì)，但這時(shí)綜合工具產(chǎn)生的結(jié)果往往還需要設(shè)計(jì)師進(jìn)一步優(yōu)化或調(diào)整。VHDL類(lèi)型

VHDL語(yǔ)言中的對(duì)象有常量（constant)、信號(hào)（signal)、和變量（variable)三種，它們都必須定義為如下某種類(lèi)型。類(lèi)型定義說(shuō)明了對(duì)象可以使用的數(shù)值，并隱含表示了可以對(duì)其進(jìn)行的操作。1、可綜合數(shù)據(jù)類(lèi)型2、可綜合子集

VHDL類(lèi)型1、可綜合數(shù)據(jù)類(lèi)型面向綜合的建模都支持這樣一些類(lèi)型：枚舉類(lèi)型、整數(shù)、一維數(shù)組。比較先進(jìn)的綜合工具現(xiàn)在一般也可以處理二維數(shù)組和簡(jiǎn)單的記錄類(lèi)型。（1）枚舉類(lèi)型

枚舉類(lèi)型通過(guò)列出所有可能的取值來(lái)定義，例如：

typeBooleanis(FALSE,TRUE);

typeState_typeis(HALT,READY,RUN,ERROR);

typeStd_ulogicis(‘U’,‘X’,‘0’,‘1’,‘Z’,‘-’);

以上Std_ulogic的定義實(shí)際是對(duì)‘0’‘1’等字符進(jìn)行了重載，由于這個(gè)定義已經(jīng)成為IEEE標(biāo)準(zhǔn)，因此綜合時(shí)不會(huì)產(chǎn)生額外硬件。而對(duì)于抽象層次更高的Boolean和

State_type則需要進(jìn)行狀態(tài)編碼。

一般來(lái)說(shuō)，狀態(tài)編碼是把狀態(tài)值編碼為位矢量（如bit_vector），矢量長(zhǎng)度是能夠表示所有狀態(tài)的最短位寬。

例如，State_type的4個(gè)狀態(tài)值可以分別編碼為“00”，“01”，“10”和“11”。

VHDL類(lèi)型（2）整數(shù)類(lèi)型

可綜合的整數(shù)類(lèi)型定義總是有界的，例如：

typeMy_integerisIntegerrange0to255;

subtypeByte_intisIntegerrange-128to127;

對(duì)整數(shù)類(lèi)型進(jìn)行綜合時(shí)，綜合工具首先將其翻譯為位矢量，矢量長(zhǎng)度仍取能夠滿(mǎn)足需要的最短位寬。

建議類(lèi)型定義時(shí)明確指出整數(shù)的范圍，以便于綜合工具進(jìn)行優(yōu)化。否則大部分綜合工具按32位處理。

綜合后的電路中，整數(shù)以矢量形式出現(xiàn)，但通常只能以整個(gè)矢量為單位訪(fǎng)問(wèn)，即不能單獨(dú)訪(fǎng)問(wèn)每一位。VHDL類(lèi)型（3）數(shù)組類(lèi)型

現(xiàn)在的綜合工具都能夠處理一維數(shù)組，例如：

typeWordisarry（31downto0)ofBit;

typeMy_RAMisarray(1023downto0)ofWord;

對(duì)于Word類(lèi)型，綜合工具通常將其綜合為總線(xiàn)。

My_RAM類(lèi)型實(shí)際是二維的，這種用兩個(gè)一維數(shù)組代替一個(gè)兩維數(shù)組是常用的綜合建模技巧?，F(xiàn)在先進(jìn)的綜合工具如synospysDC可以將其綜合為RAM，一般的綜合工具至少可以把它綜合為寄存器。VHDL類(lèi)型（4）記錄類(lèi)型

記錄類(lèi)型在定義復(fù)雜數(shù)據(jù)類(lèi)型時(shí)非常方便，能夠把不同數(shù)據(jù)類(lèi)型的數(shù)據(jù)組織在一起統(tǒng)一訪(fǎng)問(wèn)。

但是，EDA工業(yè)界對(duì)綜合工具是否應(yīng)該支持記錄類(lèi)型還沒(méi)有統(tǒng)一意見(jiàn)，因此大多數(shù)綜合工具不提供這種能力或只能把組合了簡(jiǎn)單數(shù)據(jù)類(lèi)型的記錄進(jìn)行綜合。VHDL類(lèi)型2、可綜合子集

VHDL在1989年首次公布時(shí)，就提供了兩個(gè)程序包：

Standard

和TextIO

其中定義了各種預(yù)定義數(shù)據(jù)類(lèi)型。

1992年，IEEE頒布了標(biāo)準(zhǔn)程序包Std_logic_1164，其中定義了9值數(shù)據(jù)類(lèi)型Std_ulogic,即相應(yīng)的決斷類(lèi)型Std_logic。

2004年，IEEE批準(zhǔn)了一種修訂標(biāo)準(zhǔn)IEEE1076.6-2004，該標(biāo)準(zhǔn)提供了VHDLRTL綜合子集的重要擴(kuò)展。新改進(jìn)版包括VHDL幾乎每一個(gè)特性，能被用于在RTL級(jí)進(jìn)行建模并綜合。此處還包括觸發(fā)器和鎖存器建模的擴(kuò)展語(yǔ)義導(dǎo)引。

用戶(hù)將能夠以多種不同風(fēng)格編寫(xiě)一個(gè)RTL模型，每一種都符合標(biāo)準(zhǔn)。這項(xiàng)標(biāo)準(zhǔn)化將最終幫助RTL確認(rèn)。

VHDL類(lèi)型

該項(xiàng)標(biāo)準(zhǔn)主要支持以下類(lèi)型的綜合：

a)bit,boolean,bit_vector

b)character,string

c)integer

d)std_logic,std_ulogic_vector,std_logic,std_logic

std_logic_vector

e)signed,unsignd

VHDL對(duì)象VHDL語(yǔ)言中有三類(lèi)對(duì)象，常量(constant)，變量(variable)，信號(hào)(signal)，它們是VHDL代碼中的數(shù)據(jù)的載體。

1、常量

常量?jī)H被計(jì)算一次。在很多情況下，可以通過(guò)使用常量引導(dǎo)綜合器獲得優(yōu)化的結(jié)果。在綜合過(guò)程中，常量被處理的方式很多，主要有下述情況：

1）用于描述真值表、ROM等，或被用于信號(hào)賦值，常量在綜合時(shí)會(huì)形成對(duì)應(yīng)的硬件。

2）作為算術(shù)運(yùn)算的一個(gè)操作數(shù)出現(xiàn)時(shí)，綜合工具常會(huì)對(duì)這一算術(shù)運(yùn)算實(shí)施特定的優(yōu)化措施。當(dāng)然，這樣一來(lái)常量與綜合結(jié)果中的硬件就不是一一對(duì)應(yīng)了。

例如：優(yōu)化綜合工具用左移一位實(shí)現(xiàn)乘2操作，右移一位實(shí)現(xiàn)除法操作。VHDL對(duì)象3）常量在作為條件表達(dá)式的一部分時(shí)綜合工具會(huì)對(duì)整個(gè)語(yǔ)法結(jié)構(gòu)進(jìn)行布爾優(yōu)化。

4）常量傳播。在下面的VHDL代碼中，由于數(shù)組ROM和ROM（5）的索引都是常量，因此WORD4實(shí)際上也成為常數(shù)，在進(jìn)一步優(yōu)化中，WORD4將作為常量被處理。這就是常量傳播。

constantROM:ROM_TYPE:=Read(“Rom_file.dat”);

signalWORD4:Bit_vector(3downto0);

begin

WORD4<=ROM(5);VHDL對(duì)象

1、變量和信號(hào)

變量和信號(hào)有著不同的仿真行為,同樣在綜合過(guò)程中,它們也會(huì)產(chǎn)生不同的結(jié)果。

1）一般來(lái)說(shuō)，盡量使用變量能夠獲得比較好的綜合結(jié)果，因?yàn)檫@樣做使得優(yōu)化的余地較大。但要注意，并不是所有的綜合工具都支持變量的綜合。

2）使用信號(hào)可以較好地保持綜合前后在I/O上的一致性（這時(shí)把進(jìn)程內(nèi)對(duì)信號(hào)的讀寫(xiě)統(tǒng)稱(chēng)為I/O），而且在需要鎖存中間結(jié)果的時(shí)候，經(jīng)常有必要使用信號(hào)。

下面用一個(gè)例子來(lái)說(shuō)明變量與信號(hào)的不同綜合結(jié)果：VHDL對(duì)象--結(jié)構(gòu)體A，用變量實(shí)現(xiàn)算法

entityvar_sigis

port(data:inbit_vector(1downto0);clk:inbit;z:outbit);

constantk1:bit_vector:=“01”;

constantk2:bit_vector:=“10”;

endvar_sig;

architectureAofvar_sigis

begin

var:process

variablea1,a2:bit_vector(1downto0);

variablea3:bit;

begin

waituntilclk=‘1’andclk’event;

a1:=dataandk1;

a2:=dataandk2;

a3:=a1(0)ora2(1);z<=a3;endprocessvar;endA；VHDL對(duì)象--結(jié)構(gòu)體B，用變量實(shí)現(xiàn)算法architectureBofvar_sigis

signala1,a2:bit_vector(1downto0);

signala3:bit;

begin

a1:=dataandk1;

a2:=dataandk2;

sig:process

begin

waituntilclk=‘1’andclk’event;

a3<=a1(0)ora2(1);

z<=a3;

endprocesssig;endB；初值VHDL中有三種初值：

由類(lèi)型或子類(lèi)型定義可以得到的默認(rèn)初值，定義對(duì)象時(shí)明確指定的初值和進(jìn)程入口處顯式地賦予對(duì)象的初值。--設(shè)置初值的三種情況--typestatesis(rst,fi,id,ie);signalstate:states;--信號(hào)STATE的默認(rèn)初值是RST；…..signalz:bit_vector(3downto0):=“0000”;--明確指定的初值……P1:process(A,B)

variablev1,v2:std_logic;begin

v1:=‘0’;v2:=‘1’;--賦初值

……endprocessP1;

初值以上三種初值的前兩種只在仿真時(shí)有意義,在綜合時(shí)將被忽略。第三種形式將被綜合器處理，形成對(duì)應(yīng)電路。

在集成電路設(shè)計(jì)中，復(fù)位時(shí)賦予各個(gè)信號(hào)初值是很有必要的，否則很有可能出現(xiàn)在不定態(tài)。因此無(wú)論在仿真還是在綜合時(shí)，都建議使用系統(tǒng)化的方式給信號(hào)和變量賦初值，即上述的在進(jìn)程入口處顯示地賦予對(duì)象的初值。運(yùn)算符優(yōu)先級(jí)順序運(yùn)算操作符類(lèi)型操作符功能

邏輯運(yùn)算符AND邏輯與OR邏輯或NAND邏輯與非NOR邏輯或非XOR邏輯異或關(guān)系運(yùn)算符=等號(hào)/=不等號(hào)<小于>大于<=小于等于>=大于等于加、減、并置運(yùn)算符+加-減&并置正負(fù)運(yùn)算符+正-負(fù)乘除運(yùn)算符*乘/除MOD求模REM取余其他**指數(shù)ABS取絕對(duì)值NOT取反低高VHDL提供了豐富的運(yùn)算符，表中分類(lèi)列出所有VHDL預(yù)定義運(yùn)算符及相應(yīng)的優(yōu)先權(quán)。運(yùn)算符1、邏輯運(yùn)算符邏輯運(yùn)算符包括二元邏輯運(yùn)算符以及NOT運(yùn)算，操作數(shù)可以是bit和std_logic等類(lèi)型的標(biāo)量或同長(zhǎng)度的矢量對(duì)象，也可以是

boolean類(lèi)型的對(duì)象。這些運(yùn)算符綜合時(shí)直接調(diào)用邏輯門(mén)單元實(shí)現(xiàn)即可，但經(jīng)過(guò)優(yōu)化后，這些運(yùn)算符可能被合并或改變。--這段VHDL代碼中邏輯運(yùn)算符綜合的結(jié)果如圖Signalx,a,b:bit_vector(3downto0);Signaly,c,d,e:std_logic;Signalz,f,g,h,I:boolean;……Begin

x<=anandb;

y<=cordore;

z<=(fxnorg)xor(hxnori);……運(yùn)算符2、關(guān)系運(yùn)算符

關(guān)系運(yùn)算符的綜合沒(méi)有統(tǒng)一的方法，綜合工具常利用被比較數(shù)的特點(diǎn)作特定的優(yōu)化。如下是對(duì)三位位寬的數(shù)據(jù)的”>”運(yùn)算符的綜合結(jié)果:ifa>bthenq<='1';elseq<='0';endif;運(yùn)算符3、一元算術(shù)運(yùn)算符一元算術(shù)運(yùn)算符有三個(gè)，即+（正），一（負(fù)）和abs（取絕對(duì)值）。對(duì)前兩個(gè)運(yùn)算符，綜合工具大都可以用組合邏輯線(xiàn)路實(shí)現(xiàn)，如下的例子。abs運(yùn)算符的處理比較復(fù)雜，大部分綜合工具尚不能提供支持。對(duì)R<=一A綜合的例子運(yùn)算符4、二元算術(shù)運(yùn)算符

現(xiàn)在的綜合工具,特別是高層次綜合工具,特別是高層次綜合工具,都能直接把加,減,乘運(yùn)算綜合為相應(yīng)的電路,部分工具也支持除法運(yùn)算。mod

和rem運(yùn)算符通常不被綜合工具支持。

如果使用IEEE頒布的標(biāo)準(zhǔn)算術(shù)運(yùn)算包std_logic_arith，那么還可以直接描述對(duì)bit或std_logic類(lèi)型的標(biāo)量和矢量對(duì)象進(jìn)行算術(shù)運(yùn)算的電路，并綜合。

在綜合過(guò)程中，綜合器先把運(yùn)算符映射為相應(yīng)的加法器等綜合庫(kù)提供的專(zhuān)用運(yùn)算部件，然后進(jìn)行優(yōu)化，如果運(yùn)算可以用簡(jiǎn)單線(xiàn)路實(shí)現(xiàn)，綜合器則用簡(jiǎn)單線(xiàn)路取代專(zhuān)用運(yùn)算部件。運(yùn)算符Entityadderisport(a,b:inintegerrange0to15;c:outintegerrange0to15);Endadder;ArchitecturealgofadderisBeginc<=a+b;Endalg;順序語(yǔ)句順序語(yǔ)句只能在進(jìn)程中出現(xiàn)，而且其出現(xiàn)順序直接影響到硬件行為。VHDL能夠描述非常復(fù)雜的數(shù)字電路，很大程度上是由于具有豐富的順序語(yǔ)句。1、if語(yǔ)句(1)if語(yǔ)句包含了條件所有可能的取值,稱(chēng)之為完全if語(yǔ)句。

這時(shí)綜合器用多路選擇器或基本邏輯門(mén)的組合來(lái)實(shí)現(xiàn)電路。用多路選擇器實(shí)現(xiàn)電路時(shí)，if…elsif…else中隱含的優(yōu)先關(guān)系會(huì)被消去，這是設(shè)計(jì)師應(yīng)該注意的問(wèn)題。

如下例中，他們分別表示P1和P2綜合得到的結(jié)果。順序語(yǔ)句P1:process(s1,s2,s3,r1,r2,r3,r4)beginifs1=‘1’thenresult<=r1;elsifs2=‘1’thenresult<=r2;elsifs3/=‘1’thenresult<=r3;elseresult<=r4;endif;endprocessP1;P2:process(op,x,y)beginifop=‘0’thenresult<=xory;elseresult<=xandy;endif;endprocessP2;順序語(yǔ)句1、if語(yǔ)句(2)if語(yǔ)句條件未包含所有可能出現(xiàn)的情況,稱(chēng)之為不完全if語(yǔ)句。

此時(shí)有效條件是對(duì)某信號(hào)的跳變進(jìn)行檢測(cè)，并且在條件滿(mǎn)足時(shí)是對(duì)信號(hào)進(jìn)行賦值操作，那么會(huì)生成觸發(fā)器。如果賦值號(hào)右邊為一復(fù)雜表達(dá)式，則綜合器先用組合邏輯電路計(jì)算表達(dá)式，計(jì)算結(jié)果送入觸發(fā)器的數(shù)據(jù)輸入。

如下是對(duì)進(jìn)程FF進(jìn)行寄存器推斷的例子：FF:process(clk,a,b,c,d)

begin

if(clk=‘1’andclk’event)then

q<=(aandb)nor(cxord);

endif;

endprocessFF;順序語(yǔ)句2、case語(yǔ)句

case語(yǔ)句與多路選擇器電路的對(duì)應(yīng)關(guān)系是顯而易見(jiàn)的，但是，建模時(shí)要注意合理使用無(wú)關(guān)態(tài)和others語(yǔ)句，否則會(huì)造成電路的復(fù)雜化，甚至導(dǎo)致形成時(shí)序電路。

typecode_typeis(add,sub,rst,incx);

subtypewordisintergerrange0to3;

signalcode:code_type;

signalx,y,r:word;

……

p1:process(code,x,y)

begin

casecodeis

whenadd=>r<=x+y;

whensub=>r<=x–y;

whenrst=>r<=0;

whenincx=>r<=x+1;

endcase;

endprocessp1;順序語(yǔ)句3、循環(huán)語(yǔ)句

VHDL的循環(huán)語(yǔ)句有三種：for循環(huán)、while循環(huán),和無(wú)限loop…endloop。在行為綜合中，循環(huán)語(yǔ)句的處理是極其復(fù)雜的，這里從寄存器傳輸級(jí)的角度加以討論。

在寄存器級(jí)進(jìn)行綜合，要求for，while循環(huán)的上下界必須是靜態(tài)已知的。如下面兩段代碼:順序語(yǔ)句--由于上界不確定而不可綜合

constantn:natural:=31;

signalrg,sum:naturalrange0ton;

signalclk:clk;

signala:bit_vector(0ton);

…

p1:process

variablecpt:naturalrange0ton;

begin

waituntilclk=‘1’andclk’event;

forjin1torgloop

ifa(j)=‘0’then

cpt:=cpt+1;

endif;

endloop;

sum<=cpt;

endprocessp1;--可綜合的循環(huán)語(yǔ)句

constantcond:bit_vector(1to5):=“01101”;

signals,a:bit_vector(1to5);

…

foriincond’rangeloopnextwhencond(i)=‘0’;s(i)<=a(i);endloop;…--這段代碼通過(guò)使用next語(yǔ)句，形成了一

--個(gè)選擇性的連線(xiàn)網(wǎng)絡(luò)。

順序語(yǔ)句VHDL定義了next和exit語(yǔ)句來(lái)中斷循環(huán)的正常執(zhí)行，現(xiàn)在的綜合工具都可以處理這兩種電路結(jié)構(gòu)。

如下例中，這個(gè)電路信號(hào)中的‘1’進(jìn)行計(jì)數(shù)，代碼中使用了next語(yǔ)句。

ifclk=‘1’andclk’eventthenforjin0to3loopnextwhenv(j)=‘0’;count:=count+1;endloop;endif;endprocessp1;signalv:bit_vector(3downto0);signalsum:naturalrange0to3;signalclk:bit;…p1:process(clk)variablecount:naturalrange0to3;begin并行語(yǔ)句VHDL的并行語(yǔ)句出現(xiàn)在在結(jié)構(gòu)體內(nèi)，可綜合的并行語(yǔ)言結(jié)構(gòu)包括進(jìn)程、并行賦值語(yǔ)句、塊語(yǔ)句、生成語(yǔ)句等。1、進(jìn)程

進(jìn)程是VHDL中描述硬件行為最為有力的方式。進(jìn)程內(nèi)的語(yǔ)句屬于順序語(yǔ)句，而進(jìn)程本身則屬于并行語(yǔ)句。進(jìn)程的綜合是比較復(fù)雜的，主要有這樣一些問(wèn)題：

綜合后的進(jìn)程是用組合邏輯還是時(shí)序邏輯電路實(shí)現(xiàn)？

進(jìn)程中的對(duì)象是否有必要用存儲(chǔ)器部件？并行語(yǔ)句1、進(jìn)程

--綜合后不需要存儲(chǔ)器的VHDL進(jìn)程

p1:process(a,b,c)

…

begin

…

endprocessp1;

--需要存儲(chǔ)器的VHDL進(jìn)程

p2:process

begin

waituntilclk=‘1’andclk’event;

s<=‘0’;

endprocess并行語(yǔ)句1、進(jìn)程

如果進(jìn)程綜合后的電路含有寄存器，那么自然就是時(shí)序電路。此外，在以下兩種情況下，進(jìn)程被綜合為時(shí)序電路：（1）進(jìn)程中所有被讀訪(fǎng)問(wèn)的信號(hào)不在敏感列表中，如下代碼的進(jìn)程P1；（2）進(jìn)程中至少有一個(gè)信號(hào)沒(méi)有在if或case語(yǔ)句的所有條件下賦值，即條件覆蓋不完全，如下面代碼中的進(jìn)程P2的信號(hào)。

signalstate:t_state;……p1:processbeginwaituntilclk=‘1’andclk’event;casestateis--state在被賦值之前先被讀訪(fǎng)問(wèn)

whenstop=>state<=go;

whengo=>state<=stop;

endcase;

endprocessp1;P2:process(d,g)beginifg=‘1’thenq<=d;endif;endprocessp2;并行語(yǔ)句2、信號(hào)賦值語(yǔ)句

信號(hào)賦值語(yǔ)句的處理是直截了當(dāng)?shù)?，下?

語(yǔ)句1被綜合成一根硬連線(xiàn)；對(duì)于語(yǔ)句2，R將被當(dāng)作常數(shù)處理；語(yǔ)句3被綜合為組合邏輯電路。當(dāng)然語(yǔ)句1和語(yǔ)句3經(jīng)過(guò)邏輯優(yōu)化后，可能改變形式或者被消去。

(1)S<=A;

(2)R<=‘1’;

(3)T<=(BxorC)or(DandE)or(FxnorG);并行語(yǔ)句3、條件和選擇賦值語(yǔ)句

VHDL的并行語(yǔ)句有兩種方式進(jìn)行有條件的賦