人人工使用LSI電路實(shí)系統(tǒng)調(diào)試和驗(yàn)得到最簡(jiǎn)表達(dá)人工 人工給出真值entityentitylab1port(a,b,c:iny:outstd_logic);endlab1;architecturertloflab1isy<=aor(candend設(shè)設(shè)計(jì)目設(shè)計(jì)輸計(jì)功能級(jí)仿算邏輯邏輯綜自綜合后仿動(dòng)完轉(zhuǎn)換 轉(zhuǎn)換 FPGA設(shè)計(jì)實(shí)CPLD設(shè)布局和布線(xiàn) 適配時(shí)序收

時(shí)序仿系統(tǒng)調(diào)試與驗(yàn)設(shè)系統(tǒng)調(diào)試與驗(yàn)設(shè)儀、軟件程序觀(guān)ISE13.1--主界面介源文工作區(qū)子源文處處理基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流3位的計(jì)數(shù)--一個(gè)數(shù)字系統(tǒng)3位的計(jì)數(shù)分頻器生成電外分頻器生成電

1Hz時(shí)--設(shè)計(jì)內(nèi)設(shè)計(jì)到PROM文件的生成和到PROM--啟動(dòng)ISE13.1軟方法1：在開(kāi)始菜單下找到ISE的啟動(dòng)圖方法2：在桌面上找到ISE圖標(biāo)，點(diǎn)擊該圖標(biāo)啟動(dòng)ISE13.1軟基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--新建工點(diǎn)擊New基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--新建工工程所點(diǎn)點(diǎn)擊“Next”按 綜合工具（Synthesis仿真工具喜歡的語(yǔ)言點(diǎn)擊“Next”按基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--創(chuàng)建一個(gè)新工點(diǎn)擊“點(diǎn)擊“Finish”基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--創(chuàng)建一個(gè)新工工程器件名基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--創(chuàng)建一個(gè)新的設(shè)計(jì)文

選中器件名字，點(diǎn)擊選中選中New基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--創(chuàng)建一個(gè)新的設(shè)計(jì)文塊塊輸入”top”作為VHDL模塊的名點(diǎn)點(diǎn)擊“Next”按點(diǎn)擊“點(diǎn)擊“Next”點(diǎn)擊“Next”添加代碼到添加代碼到top.vhd生生成的top.vhd文語(yǔ)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流此處添語(yǔ)添加信號(hào)連此處添語(yǔ)添加信號(hào)連3位8進(jìn)制計(jì)數(shù)器基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--對(duì)該設(shè)計(jì)文件進(jìn)行綜選中該選項(xiàng)并將其選中該選項(xiàng)并將其展查看RTL原理圖（ViewRTLTechnologySchematic）檢查語(yǔ)法（Check產(chǎn)生綜合后仿真模型Post-SynthesisSimulation。選中top.vhd文控控制臺(tái)界面中給出綜合過(guò)程的信基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--查看綜合后的結(jié)通過(guò)查看綜合后的結(jié)果,就清楚地理解到底什么是選中top.vhd文合？綜合的本質(zhì)特征選中ViewTechnologySchematic選項(xiàng)，并雙擊該選打開(kāi)頂層模塊的原理點(diǎn)點(diǎn)擊“OK”按輸入緩輸入緩LUT查找D觸發(fā) 輸出緩沖基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--揭開(kāi)LUT000001010011100101110111基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--對(duì)該設(shè)計(jì)進(jìn)行行為仿選中Simulation選選中top.vhd，點(diǎn)擊鼠標(biāo)右選中New輸入”test”作為VHDL測(cè)試模的名點(diǎn)點(diǎn)擊“Next”按點(diǎn)擊“點(diǎn)擊“Next”點(diǎn)擊“點(diǎn)擊“Finish”生成的測(cè)試平臺(tái)test.vhd模板文剛才的設(shè)計(jì)文展開(kāi)展開(kāi)ISim雙擊雙擊SimulateBehavioral點(diǎn)擊“按鈕”，直到出現(xiàn)窗口仿仿真波形窗輸入run1ms控制仿真運(yùn)行時(shí)間到基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--對(duì)該設(shè)計(jì)繼續(xù)添加代選中選選中top.vhd,并點(diǎn)擊打開(kāi)該文,準(zhǔn)備添加代基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--對(duì)該設(shè)計(jì)繼續(xù)添加代添 信號(hào) 部添加分頻時(shí) 部添加分頻計(jì)數(shù)器代碼將原來(lái)的clk改成基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--添加實(shí)現(xiàn)約束文選中Implementation選選中top.vhd，點(diǎn)擊鼠標(biāo)右選中New輸入”top”作為實(shí)現(xiàn)約束文的名點(diǎn)點(diǎn)擊“Next”按點(diǎn)擊“點(diǎn)擊“Finish”選擇

實(shí)現(xiàn)約束文件top.ucf已經(jīng)添加到設(shè)計(jì)選擇UserConstraints,并展開(kāi)該選雙擊I/OPinPlaning(PlanAhead)-Post-點(diǎn)擊“點(diǎn)擊“Close”基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--添加實(shí)現(xiàn)約束文基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--添加實(shí)現(xiàn)約束文輸入對(duì)應(yīng)的FPGA的引 選擇對(duì)應(yīng)引腳的電平保保存引腳約束,并退出該界基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--實(shí)現(xiàn)設(shè)選選擇基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--實(shí)現(xiàn)設(shè)選擇的主要作用是將設(shè) 到具選擇型號(hào)的器件上第一步轉(zhuǎn)換選擇ImplementDesign并展第一步轉(zhuǎn)換選擇ImplementDesign并展第二步 第三步布局和布線(xiàn)”P(pán)lace&基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--查看布局布線(xiàn)后結(jié)選擇Place&Route,并展選擇Place&Route,并展選擇放大按鈕,查看硅片細(xì)--查選擇放大按鈕,查看硅片細(xì)FPGAFPGA硅片布基于VHDL語(yǔ)言的ISE設(shè)計(jì)流

--查看布局布線(xiàn)后結(jié)開(kāi)開(kāi)基于基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--查看布局布線(xiàn)后結(jié)關(guān)關(guān)閉FPGAEditor界基基于VHDL語(yǔ)言的ISE設(shè)計(jì)流 設(shè)計(jì)到 設(shè)計(jì)到選選擇選擇Device,并選擇選擇ManageConfigurationProject基于VHDL語(yǔ)言基于VHDL語(yǔ)言的ISE設(shè)計(jì)流-設(shè)計(jì)到BoundaryScan 選BoundaryScan 鼠標(biāo)鼠標(biāo)右擊該區(qū)域,出選擇InitializeChain(初始化鏈點(diǎn)擊“點(diǎn)擊“Yes”Xcf04s-XilinxXcf04s-Xilinx的串行xc3s500e-Xilinx的兩 連接在JTAG 找到設(shè)計(jì)工程所在找到的比特流文件Spartan-3ESpartan-3E的并行Flash,此處不需要使用它,所以選擇“No”屬性設(shè)置,此處選擇默認(rèn)設(shè)置,然后點(diǎn)擊“OK”按擊現(xiàn)點(diǎn)點(diǎn)擊“Program”選項(xiàng)，開(kāi)始對(duì)FPGA進(jìn)行編點(diǎn)擊“點(diǎn)擊“OK”基于VHDL語(yǔ)言的基于VHDL語(yǔ)言的ISE設(shè)計(jì)流-設(shè)計(jì)到基于VHDL語(yǔ)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--生成PROM文件到點(diǎn)擊CreatePROM基于VHDL語(yǔ)言基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--生成PROM文件到選擇選擇XilinxFlash/PROM點(diǎn)點(diǎn)擊該按鈕，進(jìn)入下基于VHDL語(yǔ)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--生成PROM文件到下拉框中選擇下拉框中選擇選擇選擇AddStorageXCF04SXCF04S被添點(diǎn)點(diǎn)擊該按鈕，進(jìn)入下基于VHDL語(yǔ)言基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--生成PROM文件到基于VHDL語(yǔ)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流--生成PROM文件到輸入名字定位到設(shè)計(jì)工程所在點(diǎn)點(diǎn)擊“OK”按點(diǎn)擊“點(diǎn)擊“OK”選擇選擇top.bit點(diǎn)擊“點(diǎn)擊“No”點(diǎn)擊“OK”O(jiān)perations->Generate關(guān)關(guān)閉該 選擇選擇Boun