學號：XXXXXXXX大學EDA技術課程設計報告題目：4位十進制頻率計設計學生：m學院（系）：信息科學與工程學院專業(yè)班級：電子XXX指導教師：XXXX

EDA課程設計任務書一、設計題目4位十進制頻率計設計二、設計背景在1秒鐘的時間間隔內對輸入時鐘信號的時鐘上升沿進行計數(shù)，計數(shù)1秒鐘該時鐘有多少個時鐘周期，即得到時鐘頻率。設計一4位加法十進制計數(shù)器進行計數(shù)，有一4位計數(shù)值輸出端，計數(shù)到10則有1位計數(shù)溢出，輸出至溢出端。該溢出端可連至另一4位加法十進制計數(shù)器的輸入端進行計數(shù)，以此類推，由4個加法計數(shù)器級聯(lián)，它們的計數(shù)值組成了頻率計4位計數(shù)值，經(jīng)鎖存器連至數(shù)碼管顯示。三、設計內容及要求設計內容：設計一4位十進制頻率計，對輸入信號的頻率進行測量，將測量頻率值經(jīng)由數(shù)碼管顯示。（1）設計含異步清零和同步時鐘使能的4位10進制加法計數(shù)器，有一輸入端CLK,清零復位端RST,使能端ENA,4位加法計數(shù)輸出端0UTY和1位溢出端C0UT。（2）為了數(shù)據(jù)顯示穩(wěn)定，不會因周期性清零而閃爍，設計一4位鎖存器，對輸出數(shù)據(jù)鎖存。（3）設計一測頻控制器，產(chǎn)生Is的計數(shù)允許信號，1S結束后產(chǎn)生計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準備的計數(shù)器清零信號o1HZ測頻控制信號作為其輸入。要求：1）根據(jù)系統(tǒng)設計要求，采用自頂向下的方法，劃分系統(tǒng)主要模塊，畫出整體設計原理框圖。2）根據(jù)工作原理、用硬件描述語言對設計內容實現(xiàn)，列出設計程序清單，給出仿真波形圖和調試中存在問題及解決方法。3）設計內容下載至目標芯片，在EDA的GW48型實驗箱進行功能驗證。4）談談該課題的課程設計中遇到的問題，獲得哪些技能和體會，以及建設性意見。四、設計步驟和安排：（1）題目安排；圖書館查相關資料；（2）設計原理研究，總體設計；（3）各主要模塊的VHDL設計。各模塊的設計仿真分析。（4）完成系統(tǒng)頂層文件設計，系統(tǒng)總體功能的仿真分析。（5）將設計內容進行硬件配置，在GW48實驗箱上進行調試。（6）撰寫課程設計報告、答辯并提交報告。1前言1.1概念本系統(tǒng)為《4位十進制頻率計設計》。系統(tǒng)任務描述：在1秒鐘的時間間隔內對輸入時鐘信號的時鐘上升沿進行計數(shù)，計數(shù)1秒鐘該時鐘有多少個時鐘周期，即得到時鐘頻率。2系統(tǒng)要求及意義?設計一4位加法十進制計數(shù)器進行計數(shù)，有一4位計數(shù)值輸出端，計數(shù)到10則有1位計數(shù)溢出，輸出至溢出端。該溢出端可連至另一4位加法十進制計數(shù)器的輸入端進行計數(shù)，以此類推，由4個加法計數(shù)器級聯(lián)，它們的計數(shù)值組成了頻率計4位計數(shù)值，經(jīng)鎖存器連至數(shù)碼管顯示。3系統(tǒng)的主要功能在1秒鐘的時間間隔內對輸入時鐘信號的時鐘上升沿進行計數(shù)，計數(shù)1秒鐘該時鐘有多少個時鐘周期，即得到時鐘頻率。1.4系統(tǒng)的使用原理根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1秒的對輸入信號脈沖計數(shù)允許的信號；1秒計數(shù)結束后，計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準備的計數(shù)器清零信號。這清零個信號可以由一個測頻控制信號發(fā)生器（CONTROL）產(chǎn)生，它的設計要求是，CONTROL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器fiequency的ENA使能端進行同步控制。當CNT_EN高電平時，允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計數(shù)值。設置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一清零信號RST_CNT對計數(shù)器進行清零，為下1秒鐘的計數(shù)操作作準備。2系統(tǒng)的VHDL設計2.1設計內容：設計一4位十進制頻率計，對輸入信號的頻率進行測量，將測量頻率值經(jīng)由數(shù)碼管顯示。（1）設計含異步清零和同步時鐘使能的4位10進制加法計數(shù)器，有一輸入端CLK,清零復位端RST,使能端ENA,4位加法計數(shù)輸出端OUTY和1位溢出端COUTo（2）為了數(shù)據(jù)顯示穩(wěn)定，不會因周期性清零而閃爍，設計一4位鎖存器,對輸出數(shù)據(jù)鎖存。（3）設計一測頻控制器，產(chǎn)生Is的計數(shù)允許信號，1S結束后產(chǎn)生計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準備的計數(shù)器清零信號。1HZ測頻控制信號作為其輸入。4位十進制頻率計*4位10進制加法計數(shù)器4位鎖存器測頻控制器2.3系統(tǒng)頂層原理圖CN7_CNOLKLOADr>5TOHTREC4BclkcouTK5TOUTTt3..?]LOMDOOUT(X..MJFREQUENCYGLKGOUTPCTOUTYC3..QICMAFREQUENCYoAAXUUKuUU1HwrOUTY*A.??:MMFREQUENCYOUKOOUTRWTOUrYta?—J?:MM2.4系統(tǒng)的工作框圖Fl(lHZ)DIMt3.991REG4BLOADDOUTr3..O1D?..ajREG-4BUOADOOUT(a..0JD?Mt?.??JREG-4BUOAOOOUT(.QJD?Mt?.??Jq—>COUTTciP.O]4>C2D0]仁二>C3{30]4位鎖存器測頻控制器7段譯碼顯示管FIN54位10進制加法計數(shù)器的設計設計含異步清零和同步時鐘使能的4位10進制加法計數(shù)器，有一輸入端CLK,清零復位端RST,使能端ENA,4位加法計數(shù)輸出端0UTY和1位溢出端COUTo5.1設計流程圖結束2.5.2VHDL程序LIBRARY正EE;USEIEEE.STDLOGIC1164.ALL;USEEEE.STD_LOGIC_ARTTH.ALL;USEEEE.STDLOGICUNSIGNED.ALL;ENTITYfiequencyISPORT(CLK:INSTD_LOGIC;--時鐘信號RST:INSTD_LOGIC;--清零信號ENA:INSTD_LOGIC;--計數(shù)使能信號COUT:OUTSTD_LOGIC;--溢出端OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0))；--計數(shù)結果ENDfiequency;ARCHITECTUREbehaveOFfiequencyISSIGNALql:STD_LOGIC_VECTOR(3DOWNTO0)；--定義4位信號qlBEGINPROCESS(CLK)BEGINIF(RST=T)THEN―異步清零qlv=”O(jiān)OOO”；ELSEIF(CLKTVENTANDCLK=T)THEN—在時鐘信號CLK的上升沿IFENA=*1'THEN—同步使能端為1,讓信號從0--9進行計數(shù)ql<=ql+l;IFql=”O(jiān)OOO”THENCOUT<=,Of;ELSIFql^lOOr1THEN一超出9時進位ql<=HOOOOH;COUTv=T；—進位1ENDIF;ENDIF;ENDIF;ENDIF;OUTY<=ql;ENDPROCESS;ENDbehave;2.5.3波形圖

Start|0Chg|End|100Ouu||1OQOusjNameVhls1000ns200Ons3000ns400Ons600Ont600Ons700OntyRSTE心yCLK9COUTROUT?q1110B1000S1000IIIIIIIr~0000}(_0001*0010XOOHX0100J(0101K0110"0111woo0001K0010j{0011K0100j{0101*0110X0111￡.)2.5.4原理圖FREQUENCY■CLKCOUT—RSTENAOUT▼[3-.OJ:X72.64位鎖存器的設計為了數(shù)據(jù)顯示穩(wěn)定，不會因周期性清零而閃爍，設計一4位鎖存器,對輸出數(shù)據(jù)鎖存。2.6.1設計流程圖2.6.2VHDL程序LIBRARY正EE;USE正EE.STDLOGIC1164.ALL;USE正EE.STDLOGICUNSIGNED.ALL;ENTITYieg4bISPORT(LOAD:INSTD_LOGIC；—控制端，置1時鎖存輸出DIN:INSTD_LOGIC_VECTOR(3DOWNTO0)；—輸入的計數(shù)值DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));--輸出的計數(shù)值ENDieg4b;ARCHITECTUREbehaveOFreg4bISBEGINPROCESS(LOAD)BEGINIFLOADEVENTANDLOAD=TTHEN--在LOAD上升沿時鎖存輸出DOUT＜=DIN;ENDIF;ENDPROCESS;ENDbehave;2.6.3波形圖SUft.|0Ons|?[?IEnd.|1.0us1Interval.|l.OusHame.Wm.」W(hs1000ns160Ch;2000ns2500ns300Orts3KKhs4000ns450On^5000n$550Ons6000nsSW&70)0ns7500ns8000ns8W(hs9000n$9500n$1(—LOAD0-TLTLTLj-LrLrLrLrTj-LrLrLrLJTj-LrLrLrBOKOKCOX00)1X0010：(W11}(0100：＜0101I0110：＜0111I1000；(1001k1010k1011),1100),1101：(1110),1111我DM80KO0000),0001I0010}0011；(0100}OKU；(0110),0111X1000\1C01X1010\1011I1100X1101：(1110X1111；(2.6.4原理圖REG4BLORDDOUT[3--0JD1N[3..O]?X82.7測頻控制器的設計設計一測頻控制器，產(chǎn)生Is的計數(shù)允許信號，1S結束后產(chǎn)生計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準備的計數(shù)器清零信號。1HZ測頻控制信號作為其輸入。2.7.1設計流程圖

2.7.2VHDL程序LIBRARY正EE;USE正EE.STDLOGIC1164.ALL:——ZUSE正EE.STD_LOGIC_ARITH.ALL;USE正EE.STDLOGICUNSIGNED.ALL;ENTITYcontrolISPORT（CLK:INSTD.LOGIC;—測頻控制信號（驗證時取1HZ）CNT_EN:BUFFERSTD_LOGIC;—計數(shù)器時鐘使能LOAD:OUTSTD_LOGIC;--輸出鎖存信號RST_CNT:OUTSTD_LOGIC);--計數(shù)器清零ENDcontrol;ARCHITECTUREbehaveOFcontrolISSIGNALtmp:INTEGERRANGEOTO1;BEGINPROCESS(CLKCNT_EN)BEGINIF(CLKTVENTANDCLK=T)THEN—1HZ時鐘2分頻IFtmp=lTHENtmp<=0;CNT_ENv=T；ELSEtmp<=tmp+l;CNT_ENv=。；ENDIF;ENDIF;LOAD<=NOTCNT_EN;IFCLK=。ANDCNT_EN=。THEN―產(chǎn)生計數(shù)器清零信號RST_CNTv=l；ELSERST_CNTv=。；ENDIF;ENDPROCESS;ENDbehave;2.1.3波形圖2.7.4原理圖CONTROLCNT.ENCLKLORDRST.CNTXS2.84位十進制頻率計例化語句頂層文件VHDL程序LIBRARYIEEE;USE正EE.STDLOGIC1164.ALL;USEIEEE.STDLOGICUNSIGNED.ALL;ENTITYFREQISPORT(FIN:INSTD_LOGIC;--待測頻率Fl:INSTD_LOGIC;—測頻控制信號DOUTO:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--輸出計數(shù)值DOUT1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);—輸出計數(shù)值DOUT2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--輸出計數(shù)值DOUT3:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--輸出計數(shù)值COUTT:OUTSTD_LOGIC);ENDFREQ:ARCHITECTUREbehaveOFFREQISCOMPONENTCONTROLPORT(CLK:INSTDJLOGIC;--測頻控制信號(選取1HZ)CNT_EN:BUFFERSTD_LOGIC;—計數(shù)器時鐘使能LOAD:OUTSTD_LOGIC;--輸出鎖存信號RST_CNT:OUTSTD.LOGIC);—計數(shù)器清零ENDCOMPONENT;COMPONENTFREQUENCYPORT(CLK:INSTD_LOGIC;--時鐘信號RSTINSTD.LOGIC;--清零信號ENA:INSTD_LOGIC;--計數(shù)使能信號COUT:OUTSTD_LOGIC;--溢出端OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0))；--計數(shù)結果ENDCOMPONENT;COMPONENTREG4BPORT(LOAD:INSTD_LOGIC;—控制端，置1時鎖存輸出DIN:INSTD_LOGIC_VECTOR(3DOWNTO0)；--輸入的計數(shù)值DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));--輸出的計數(shù)值ENDCOMPONENT;SIGNALa,b,c,d,e,f:STD_LOGIC;-一定義信號a,b,c,d,e,fSIGNALg,h,i,j:STD_LOGIC_VECTOR(3DOWNTO0)；--定義4位的信號ghijBEGIN二下面就是有原晃設計的模塊構成頂層文件

uO:CONTROLPORTMAP(CLK=>Fl,CNT_EN=>a,RST_CNT=>b,LOAD=〉c);u1FREQUENCYPORTMAP(CLK=>FIN,RST=>b,ENA=>a,COUT=>d,OUTY=>g);u2FREQUENCYPORTMAP(CLK=>d,RST=>b,ENA=>a,COUT=>e,OUTY=>h);u3FREQUENCYPORTMAP(CLK=>e,RST=>b,ENA=>a,COUT=>f,OUTY=>i);u4:FREQUENCYPORTMAP(CLK=>f,RST=>b,ENA=>a,COUT=>COUTT,OUTY=>j);u5:REG4BPORTMAP(LOAD=>c,DIN=>g,DOUT=>DOUTO);u6:REG4BPORTMAP(LOAD=>c.DIN=>1lDOUT=>DOUT1);u7:REG4BPORTMAP(LOAD=>c.DIN=>lDOUT=>DOUT2);u8:REG4BPORTMAP(LOAD=>c.DIN=>j.DOUT=>DOUT3);ENDbehave;2.9波形圖oIB|oIB|口R航|00n$Value.6000ms10Value.6000ms10，20s2久30s3%40s45c60s55s6&66s70s75s80sa-CLKpCin_EHPRST_C?H-OL0AD阻依?16000ms1Os15s205.2#3Cto35s40s45s60s—F1"11111IIII3-曰代0luiiwinnwimimnwiMJinrMUTnun_pcouno3DCVTOB000000003_00110000虧DOUT1800000000~T~0001~T~00009DCVT2B0000coxnDOUT390000ocooVfreq-scf?WaveformEd?o<||^F1EgIIntZ|.979592902(^3仲的0飾2.104位十進制頻率計原理圖FREQDOUTOC3..O]F1NDOUTX[3..O1FXDOUT2[3..O]DOUT3C3--OjCOUTT3硬件配置調試3.1所用實驗器材GW48-CK實驗開發(fā)板，PC機3.2引腳鎖定D0UT12>chip=freq;UnspecifiedPin=37D0UT12>chip=freq;UnspecifiedPin=37D0UT23>chip=freq;UnspecifiedPin=49D0UT13>chip=heq;UnspecifiedPin=38D0UT30>chip=freq;UnspecifiedPin=50DOUT20>chip=fieq;UntpecifiedPin=39D0UT31>chip=freq;UnspecifiedPin=51D0UT21>chip=heq;UspecifiedPin=47DDUT32>chip=freq;UnspecifiedPin=52D0UT22>chip=fieq;UnspecifiedPin=48D0UT33〉chip=freq;UnspecifiedPin=53D0UT23>chip=heq;UnspecifiedPin=49FIN>chip=heq;InputPin=2DOUT30>chip=freq;UnspecifiedPin=50F1>chip=freq;InputPin=43DOUTOO〉chip=fieq;UnspecifiedPin=27DOUTOI>chip=freq;Unsp